finfet之后是什么?

芯片制造商正在准备基于10nm和/或7nm finFET的下一代技术，但目前仍不清楚finFET将持续多久，用于高端设备的10nm和7nm节点将延长多久，以及接下来会发生什么。

在5nm、3nm及更远的工艺上，该行业面临着众多的不确定性和挑战。即使在今天，随着每个节点的工艺复杂性和成本上升，传统芯片的扩展速度仍在放缓。因此，很少有客户能够负担得起围绕高级节点设计芯片。

在理论上,finFETs预计将扩展到英特尔定义的5nm。(完全规模化的5nm工艺大致相当于代工厂的3nm工艺)。撇开令人困惑的节点名称不提，当翅片宽度达到5nm时，finFET可能会失去动力。因此，在5nm或更高的工艺上，芯片制造商将需要一个新的解决方案。否则，传统的芯片缩放速度将会减慢甚至完全停止。

一段时间以来，芯片制造商一直在探索5nm及以上的各种晶体管选择。到目前为止，只有三星提供了细节。今年5月，该公司推出了其技术路线图，其中包括到2020年实现4nm的纳米片FET。

其他芯片制造商也倾向于在相同的时间框架内采用类似的结构，尽管它们尚未公开宣布其意图。纳米片fet和另一种变体，纳米线fet，属于gate-all-around类别。其他变体包括六边形fet，纳米环fet和纳米板fet。

图1:水平门全能架构的类型。来源:Qualcomm，Synopsys对此应用材料

目前，全门技术似乎是继finfet之后最实用的技术。它是finfet的一个进化步骤，并共享许多相同的过程步骤和工具。横向门全能技术基本上是在它的一侧有一个finFET，周围环绕一个门。细小的电线或薄片充当通道。

还有其他晶体管可供选择。一些芯片制造商甚至在寻找使用先进封装进行规模化生产的方法。供应商正在权衡各种选择，并研究每种选择的技术和经济优点。“finFET可以扩展一代或两代，”Mark Bohr说，高级研究员和流程架构与集成主管英特尔．“但问题可能是，‘无论是门全能材料、III-V材料还是隧道fet，其中一种替代材料是更好的选择吗?如果有必要，我们可以扩大finfet的规模。但问题是，‘有没有更好的选择?’”

通过III-V，玻尔指的是通道中含有III-V材料的finFET，这可以提高器件的移动性。一个隧道场效应晶体管(TFET)是一种在低电压下工作的陡次阈值斜坡装置。

虽然全能门技术正在获得动力，但它还不是普遍的选择。玻尔在一次采访中说:“我不一定会这么说，但它肯定得到了很多关注。”“现在预测哪些会成功还为时过早。但我们有足够多的好想法，可以确保我们的子孙后代能够繁衍后代。”

然而，分析师认为，在可预见的未来，10nm/7nm finfet将持续存在。“finfet提供了更高性能、更低功耗和更低成本的组合，”国际商业战略(IBS)首席执行官Handel Jones说。

如果下一代晶体管在5纳米或更高的工艺上投入生产，这项技术将非常昂贵，而且仅限于特定的应用程序。“gate -全能可能会被采用，但主要的好处将是高性能，”琼斯说。IBS的数据显示，在5nm芯片上，主流芯片的设计成本将达到4.76亿美元，而7nm芯片的成本为3.492亿美元，28nm芯片的成本为6290万美元。

图2:集成电路设计成本。来源:肠易激综合症

为了帮助客户走在前面，半导体工程公司展望了未来，并强调了困难的工艺步骤。

不同的选项
至少有三种主要的前进路径——强力扩展、保持成熟节点和高级封装。

那些财力雄厚的企业可能会继续沿着10纳米/7纳米及以上的传统缩放路线走下去。gate全能是finfet之外的主要竞争者，至少目前是这样。从长远来看，还有其他选择，如III-V finfet，互补fet (cfet)， tfet和垂直纳米线。垂直纳米线包括垂直地堆叠金属线。

CFET是一种更复杂的栅极全能技术，你将ffet和pFET导线堆叠在一起。目前的栅极全能设备将一种类型的电线堆叠在一起，无论是fet还是fet。

cfet、tfet和垂直纳米线是更具革命性的技术，短期内预计不会出现。它们需要新的突破。

图3:下一代晶体管结构。来源:Imec /空间站。

那么，高端市场将如何发展呢?GlobalFoundries首席技术官加里•巴顿(Gary Patton)表示:“7nm将是一个长寿节点。”“finfet将有很多腿。finfet仍有很大的扩展空间。”

在finfet之后，在研发中有几个选择。例如，GlobalFoundries正在探索纳米片、纳米线和垂直纳米线。

选择一种技术而不是另一种技术的决定和时机取决于技术和经济因素。巴顿说:“你正在努力开发一种可制造的过程，并提供价值主张。”“这件事不像以前那么简单了。需要进行更多的审查。”

事实上，一项特定的技术可能会在研发阶段持续10年。然后，根据一套标准，最好的技术出现在市场上。当这种情况发生时，许多人半途而废。

当然，并不是所有的公司都需要finfet和纳米线。大多数将保持22nm平面工艺及以上。许多人买不起finfet，而且模拟、射频和其他设备也不需要finfet。

“10nm、7nm和5nm听起来很有吸引力，”该公司商业管理副总裁Walter Ng说联华电子．“但有多少人能真正买得起它，并证明设计和制造费用的合理性呢?”推动尖端技术发展的需求实际上只针对少数人。”

但即使是22nm及以上工艺的芯片也面临一些挑战。“其他所有人都需要考虑如何继续竞争，”吴恩达说。“他们正试图找到一种差异化和压缩成本的方法。”

这就是为什么许多人被先进的包装所吸引。所有芯片都需要一个IC封装。例如，客户可以使用传统的封装，如倒装芯片BGA。先进的封装扩展了这一理念，将多个模具集成在同一个封装中，以创建高性能系统。2.5D/3D和扇出就是这种方法的例子。

那么，市场的最终赢家是谁呢?微软首席技术官大卫•弗里德(David Fried)表示:“答案不止一个。Coventor．“人们真的在寻找驱动物理解决方案的应用程序。”

弗里德指出，没有放之四海而皆准的办法。例如，finfet或后续晶体管对于高端微处理器来说是有意义的。“但对于物联网设备来说，这可能是一个错误的方向，”他说。“没有一种应用程序能够驱动整个市场。人们必须停止寻找一个适用于所有事情的答案。很多不同的东西都可以同时胜出，但它将适用于不同的应用。”

与此同时，弗雷德看着自己的水晶球说:“我怀疑7nm制程技术看起来相当先进。它是finFET。如果我们看到finFET之外的变化，可能是在5nm。但请记住，一个横向栅全能纳米线设备就像一个有两个额外蚀刻的finFET。从finFET到横向栅全能纳米线器件是相当进步的。我希望我们能在5nm开始看到这一点。除此之外，我们的知名度并不高。”

晶体管趋势与工艺
与此同时，如今finFET是最先进的晶体管。在finfet中，电流的控制是通过在翅片的三个侧面各安装一个栅极来实现的。

一个关键的规格是门距。英特尔10nm finFET技术的栅极间距为54nm，而14nm为70nm。(英特尔的10nm工艺相当于代工厂的7nm工艺。)

当栅极间距接近40nm时，就会做出重大决定。基于从Imec时，finFET开始在42nm门距处摆动。Imec半导体技术和系统执行副总裁An Steegen说:“纳米线的尺寸将低于这一标准，但仍具有良好的静电控制能力。”据Imec称，纳米线场效应晶体管在36纳米栅距处表现出良好的静电控制能力。Imec还设计了一种直径可达9纳米的纳米线。

图4:Imec的微型纳米线。来源:Imec

一般来说，栅极全能提供了一个性能提升比finfet，但有几个挑战，即驱动电流和寄生电容。将这些问题组合在一起的是一个相对的新层，称为中间层(MOL)。MOL使用一系列接触结构连接独立的晶体管和互连片。在MOL中，寄生电容是个问题。它会在设备的各个部分产生外部阻力。这包括到结的接触，其中低电阻肖特基势垒和硅化物驻留。

一个版本，横向纳米线FET，就是你把一个finFET切成碎片。每一块都变成了一个微小的水平纳米线，作为源极和漏极之间的通道。

纳米片或纳米板fet是其他常见的变体。这两种技术都类似于横向纳米线场效应晶体管，但纳米线要宽得多、粗得多。

每个版本都有一些折衷之处。“(纳米片FET)并不像他们想要的那样具有革命性，”英特尔的波尔说。“这只是放置在它们两侧的finfet。不确定它的价值是否和纳米线一样强。”

在纳米线fet中，栅极围绕整个导线，从而能够更好地控制栅极。“这是改进的门控制，使您能够继续缩放门的长度，”Mike Chudzik，晶体管和互连组的高级主管应用材料．

如上所述，finFET被切割成碎片。结果，器件表面面积减少。Chudzik说:“你正在失去硅的不动产。”“我确信你会增加非电流，但你会损失整体驱动电流。”

这就是纳米片场效应晶体管的意义所在。“这就是你开始拉长这些电线的地方，”他解释说。“你的驱动器电流增加了体积。此外，你还可以利用这些电线或薄片的形状来降低电容。”

另一种纳米环FET也有类似的好处。他说:“纳米环的整个思想实际上是将薄片挤在一起。”“这样做可以有效地降低电容。”

第一个全能门设备可能会有三根电线。不过，随着时间的推移，芯片制造商将需要将更多的导线堆叠在一起，以提供更好的性能。“我们当然不想推出只持续一个节点的新设备架构。(所以这个想法)是考虑把更多的纳米板堆叠在一起。”他说。“但你不能只是无限地堆叠通道，因为你会遇到很多与更高的finfet相同的寄生、电容和电阻问题。”

GlobalFoundries、IBM和三星最近发表了一篇关于5nm和3nm纳米片FET的论文，预示着未来的趋势。据称，该技术比finfet占地面积更小，表现出更好的性能。

图5:(a) finFET， (b)纳米线，(c)纳米片的截面模拟。来源:IBM。

这三家公司的纳米片FET使用极紫外(EUV)光刻技术对某些层进行了处理，该纳米片FET有三层或三根导线。它具有12nm的栅极长度和44nm/48nm的接触聚沥青和5nm的硅通道。根据该论文，fet的次阈值斜率为75mV/decade，而fet为85mV/decade。

在实验室里，研究人员将三层厚度为5nm的纳米片堆叠在一起，层与层之间的间距为10nm。他们展示了逆变器和SRAM布局，使用单堆栈纳米片结构，片宽从15纳米到45纳米。“与非常大规模的finFET相比，它具有优越的静电和动态性能，具有继承自finFET技术的多阈值和隔离解决方案。所有这些优势使堆叠纳米片器件成为finfet替代的有吸引力的解决方案，可扩展到5nm器件节点及以上，并且在模式策略中具有更低的复杂性，”根据该论文。

图6:堆叠纳米片工艺序列和透射电镜。资料来源:IBM，三星，GlobalFoundries。

一般来说，除了一些例外，gate-全能和finfet之间的处理步骤是相似的。然而，做一个全能的门是具有挑战性的。模式、缺陷控制和可变性只是其中的一些问题。

全能门的第一步不同于finFET。在栅极全能技术中，目标是利用外延反应器在衬底上制造超晶格结构。超晶格由硅锗(SiGe)和硅交替层组成。理想情况下，堆栈应该由三层SiGe和三层硅组成。

然后，就像finFET流一样，下一步涉及到浅层沟槽隔离结构的形成。应用材料公司的Chudzik说:“硅锗和硅之间的超晶格具有超突变连接是至关重要的。”

接下来是关键的一步。在栅极全能中，栅极不仅环绕通道，而且还会环绕一些接触区域。这就增加了电容。“所以你需要形成所谓的内部间隔，在那里你实际上把高k从源-漏区域分开。这可以用ald类型的薄膜来实现，”Chudzik说。

然后，使用替换过程，去除超晶格结构中的SiGe层。这反过来又使硅层之间有一个空间。每一层硅构成了纳米线的基础。

最后沉积高k/金属栅极材料，从而形成栅极。实际上，栅极围绕着每根纳米线。

面具/平的挑战
在此过程中，也有一系列的光刻步骤。在16nm/14nm和10nm/7nm工艺上，芯片制造商正在使用当今的193nm浸没式光刻工具和多重制版技术。

在7纳米和/或5纳米，业界希望插入EUV．在EUV中，电源将等离子体转换为13.5nm波长的光，从而在芯片上实现更精细的功能。

芯片制造商希望将EUV应用于最难处理的部件，即金属1和通孔。他们将继续在许多其他步骤中使用传统的光刻技术。

据介绍，与三层图案相比，EUV可以将金属线的每层成本降低9%，将过孔的每层成本降低28%ASML．ASML产品营销总监Michael Lercel表示:“(EUV)消除了晶圆厂的步骤。”“如果你看看进行多个浸入式光刻步骤的成本，再加上其他工艺步骤，如清洗和计量，我们认为EUV每层的成本低于浸入式三层和四层及以上的成本。”

然而，EUV还没有准备好投入生产。ASML正在准备其最新的EUV扫描仪- NXE:3400B。最初，该工具将配备140瓦的电源，实现每小时100片晶圆(wph)的吞吐量。

为了将EUV投入生产，芯片制造商需要250瓦的功率，即125英里/小时。不过，最近阿斯麦公司开发了一种250瓦的电源，将于明年初发货。

与此同时，EUV的抵抗是另一个绊脚石。为了达到EUV的预期吞吐量，业界希望EUV电阻的剂量为20mJ/cm²。Lam Research的技术董事总经理Richard Wise表示:“如今，良好的成像似乎更接近30mJ/cm²到40mJ/cm²的范围。”“所以剂量并不一定是我们想要的。”

例如，在30mJ/cm²的剂量下，250瓦光源的EUV扫描仪产生90 wph，低于预期的125 wph目标。

但是，在理想的剂量下培养抗性是具有挑战性的。怀斯说:“由于EUV中的随机效应，要降低这一剂量有很多基本的物理挑战。”

这涉及到一种叫做光子发射噪声的现象。光子是光的基本粒子。在模压过程中，光子数量的变化会影响EUV电阻。它会导致不需要的线边缘粗糙度(LER)，它被定义为特征边缘与理想形状的偏差。

当整个行业都在与电阻作斗争时，掩模制造商正在开发EUV掩模。今天的光学掩模由玻璃基板上的不透明铬层组成。相比之下，EUV掩模是一种反射技术，它由衬底上的硅和钼交替层组成。

D2S首席执行官藤村昭(Aki Fujimura)表示:“我们需要EUV，以避免三重模式。”“这意味着EUV掩模将比ArF掩模具有更多的主要特征，而且这些特征都将很小。由于EUV更准确地反映了晶圆上的掩模像差，EUV掩模需要打印更多更小的东西，而且每个都更准确。”

为了制造EUV掩模，掩模制造商将需要一些新的工具。例如，他们想要更快的电子束掩模写入器。随着掩模功能变得越来越复杂，今天的单光束电子束工具需要更长的时间来绘制或编写掩模。今天的电子束是基于可变形状光束(VSB)技术。

解决方案是多波束掩模写入器。今天，IMS正在为光学和EUV掩模提供多波束掩模写入器，而NuFlare也在开发多波束工具。

多波束将有助于提高掩模产量、周转时间和成本。藤村说:“世界上大多数面具对VSB作家来说仍然是完全没问题的。”“但关键的少数人将需要多波束写入来保持合理的写入时间。

“在最可能的情况下，EUV已经为5nm做好了准备，一些掩模层对多光束写入的需求将很高。例如，如果一个掩模层包含大量的非正交、非45度特征，那么肯定需要多波束。193i对掩模上的小扰动是盲目的，所以这些模式的‘曼哈顿化’在相对较大的步长下工作得很好，”他说。“然而，EUV可以更好地看到，这将大大增加射击数，使VSB书写不太可能。但这些都是专门芯片的专用掩模。对于大多数面具层，尽管面具上的主要特征的数量会因因素而爆炸，但拍摄装饰和sraf所需的镜头数量将大幅减少。对于大多数EUV掩模来说，具有足够精度的高级VSB写入器可能很好。”

检查/计量挑战
在5nm及更大范围内，检测和计量也至关重要。“垂直架构的趋势带来了检测中的隐藏缺陷和测量中的复杂轮廓的挑战，”Neeraj Khanna说，客户参与的高级总监KLA-Tencor．“EUV将在这些节点上大量采用，推动新的随机和系统缺陷机制。随机问题将推动对更高抽样的需求。”

这一切意味着什么?Khanna说:“我们希望这些新的架构能够推动计量和检验的新要求。”“该行业必须继续创新和扩展核心技术。”

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