让2.5D风扇更便宜

既然它已经被证明是有效的，那么比赛就开始了包装更便宜。

虽然设备规模可能还会持续10年或更长时间，但能够负担得起开发领先soc的公司数量将继续下降。现在要解决的问题是什么可以取代它，补充它，或者重新定义它。

这一推动的核心是三个主要问题，所有这些问题都对成本有重大影响:

•收益率．半导体行业如何增加同样程度的信心，使设计能够充分利用新封装?
•过程．它能否利用过去50年已经得到验证和完善的现有工艺技术，并至少实现芯片制造商及其客户所期望的30%的功耗/性能提升?
•材料．这是否可以利用供应充足的现有材料来实现，可能与可以提高电子迁移率或承受更大极端温度的奇异化合物结合。

还有许多其他问题会影响成本，这些问题加在一起会导致从一个设计到下一个设计的巨大波动。其中包括楼层规划、IP兼容性和特性、内存等资源的适当分配、软件设计、热量等物理效应，以及快速构建这些系统以满足市场需求的能力。但是，如果没有足够的、经过验证的产量、利用现有工艺技术的能力，以及对硅和铜的持续依赖，这些因素都不重要。

在22纳米之前，所有这些方面的可预测性几乎都得到了保证。除此之外，多个模式当3D晶体管出现时，从经济上讲，把所有东西都放在一个芯片上就变得更难了。

英特尔封装研发和运营副总裁David McCann表示:“采用7nm设计，芯片的终身收入需要约30亿美元。GlobalFoundries．”摩尔定律正在坠落。满足摩尔定律的成本在增加，对性能的需求也在增加。路线图的一部分现在需要多模模块。”

对于7nm工艺的芯片来说，开发工具的成本约为50亿美元。另外还有5亿美元用于芯片的投产，1亿美元用于口罩工具，另外500万美元用于口罩套装。

更糟糕的是，模拟没有规模,内存扩展速度落后于SoC的其他部分，而且由于非常长的互连，设备总体上正在变慢。McCann在本周早些时候于圣何塞举行的微电子封装与测试工程委员会会议上表示，虽然这些问题可以通过广泛而昂贵的工程来解决，但明确的方向是多芯片解决方案。“这将显著提高每秒带宽，降低每比特的皮卡焦。”

不同的方法
McCann关于多芯片封装将被要求的观察，正在半导体行业广泛获得支持。Intel、Xilinx、AMD和IBM等大型处理器公司，以及所有主要的商业代工厂、IP供应商(如ARM)和许多行业组织现在都在支持高级封装。大型设备制造商和测试公司，以及eSilicon和Open-Silicon等系统设计公司也是如此。

但至少到目前为止，对于哪种方法是最好的还没有明确的共识。它是2.5 d或2.1D，使用有机或有机层压板插入器？还是说这是扇出或完全3 d-ic？

扇出考虑到苹果在iPhone 7上采用了台积电的InFO方法，两家公司在大容量市场拥有领先优势。但即使有扇出，也有很多选择，包括芯片先上模或下模，封装是围绕芯片构建的，以及芯片后模，其中一个更标准化的芯片被添加到包装．此外，还可以选择晶圆级键合、封装对封装和多个版本的系统封装。

日月光集团销售和业务发展高级总监Eelco Bergman说:“作为一系列解决方案的推动者，‘扇形推广’无疑发挥着重要作用。“如果你看看钱在哪里，那就是内容和服务。实现这一点的方法是使用操作系统和软件，并有一个硬件网关。重叠越多，你就越能建立一个生态系统来锁定用户，这是今天所有大型系统公司都在做的事情。硬件是达到目的的一种手段，这给我们带来了降低成本的压力。异构集成提供了一种替代方案。”

它还提供了一种加快上市时间和提高重用的方法。美国国防部高级研究计划局(DARPA)在确定芯片方法之前，曾试验过单片3D和外延打印。实际上，该机构使用一系列芯片将SoC分解为最基本的组件。

DARPA项目经理丹尼尔·格林(Daniel Green)说:“对于任何流程，我们都可以展示异构集成的好处。”“我们可以更换不同的技术，并将电路用于不同的频率。这也有助于IP的重用，因为你不需要一遍又一遍地设计。”

标准
DARPA已经开发了所谓的通用异构集成和IP重用策略项目(CHIPS)，该项目基于可以协同工作的部件库的概念。该库最终将包括DARPA的部分和商业部分。Green说，最大的挑战，也是业界需要解决的问题，是基于千兆/秒/毫米和能量/位这两个指标，为这些芯片创建接口标准。

“现在存在差距，”他说。“CHIPS挑战是一个可用的接口标准。”

其他标准组织也在研究这个问题。William Chen, ASE的一名研究员说，目前有19个技术工作组参与了异构集成路线图(HIR)，这是由半以及三个IEEE小组，光子学学会，电子器件学会(EDS)和组件，包装和制造技术学会(CPMT)。HIR的目标是开发从智能设备到云的解决方案。陈说，第一个路线图将于2017年3月31日发布。

大学也在介入。加州大学洛杉矶分校(UCLA)电气工程教授萨勃拉曼尼亚•艾耶(Subramanian Iyer)认为，解决方案正在不断涌现艰难的IP在黑板上。“这相当于芯片上的最终金属，”他说。“除了非常长的链接，你可以消除大多数SerDes。主要的好处是功率降低了100倍，并且可以获得多兆位的连接。”

加州大学洛杉矶分校的方法，就像DARPA的方法一样，依赖于将所有东西分解成碎片。Iyer将它们称为dielets，并表示它们需要小于3mm x 3mm并且高度标准化。“随着标准化程度的提高，你可以将芯片彼此移动得更近，你可以获得极低的每比特功耗，并将延迟降低到几皮秒。”

随着更先进的包装在商业上的应用，这些指标才刚刚开始浮出水面。美国国防部高级研究计划局的格林表示，采用磷化硅封装的130纳米系统显示出与28纳米平面芯片相当的功率/性能，这代表了五个节点的改进。“这并不是摩尔的问题。这更像是摩尔的风格。”

整合新材料
当将多个骰子放入一个包的想法开始得到第二考虑时，在商业推出之前finFETs在16nm/14n的工艺条件下，支持这种方法的一个重要论点是，它可以用于组合多种工艺技术。因此，数字逻辑可以开发在16/14纳米，而模拟电源或传感器可以开发在180纳米或更大。

先进封装的最初实现利用了不同组件之间的高速互连，但到目前为止，它们都是使用相同的工艺技术实现的。因此，40nm 2.5D芯片将包括所有采用40nm工艺开发的组件。陈说，随着先进包装的普及，这种情况正在开始改变。

但是，这种方法还有其他一些新的优点。这些新封装可以容纳不同的材料，如砷化镓和砷化铟以及砷化铟镓，这些材料都被用作硅光子学的光源，而不仅仅是混合工艺节点。这些材料的问题是，它们很难使用传统的硅工艺，但作为晶片或双晶片，它们可以更容易地集成到封装或安装到板上。

这在高性能应用程序中特别有用。它也适用于军用/航空、汽车和工业等市场，在这些市场中，设备的关键部件需要能够承受高温、辐射和电磁干扰等条件。

剩余的问题
测试是一个持续存在问题的领域。虽然测试方法本身已经为单片3D-IC制定出来，但测试对封装中已知的好模具的影响仍然存在问题。

GlobalFoundries的McCann认为，所有应该在模块层面进行测试的是，将芯片放入模块中是否会造成损坏，以及互连是否添加正确。

“所有互连测试都应该有一个边界测试，”他说。“这就是DFT专业知识真的很重要。”他指出，真正的问题往往不是测试问题。这是一个产量管理问题。

这将部分责任推到了设计方面。Brandon Wang，集团总监节奏他说，关键的挑战之一是分区。他说:“这是一个如何划分设计的问题，以使晶圆级封装的模具尺寸相似。”“还有一个问题是，当它可能跨越多个不同工艺的芯片时，你如何进行时钟树合成。还有一些问题是关于如何进行物理合成来生成一个3d感知的网络列表。楼层规划、地点和路线需要什么样的粒度?你是把所有这些部分放在一起还是分开做DFT ?”

到目前为止，这些问题还没有明确的答案。但考虑到人们对先进封装(苹果、华为、思科、AMD、IBM等公司首次大规模商业推广)的关注程度，这些问题将在未来几年内得到解决。有了这些，希望有足够的研究开始增加规模经济。

麦凯恩说:“这真的是成本问题。

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