系统包正走向大众市场更好的性能和更低的电力需求的应用程序。投其所好,为削减成本正在开发新的选择扩大这种方法作为替代的吸引力减少功能。

成本已被广泛采用的一大阻碍2.5 d。最初,几乎普遍的抱怨是,插入器过于昂贵,这就是为什么大多数的早期采用者在拉升起来为服务器和网络交换机等市场芯片。但也有不那么显而易见的成本。所有这些包需要定做的,因为没有标准化的方式组装各种组件打包他们可能适合一个SoC的方式。无缝而不是一切都在一起,增加了时间和总成本和潜在影响产量,这进一步推高了价格。

费用并不是唯一的障碍。随着公司发展中发现这些芯片,有一些不太明显的技术问题,包括从不同的膨胀系数测试和仿真问题。这就是为什么台积电集成扇出(信息)包装已经过去一年了。扇出是一个更简单的异构集成方法比2.5 d。而不是设计多个芯片使用插入器或某种硅桥,他们基本上可以推得更近板上,然后打包。但如何接近并不总是明确的。

“路线曾经是10到20微米,所以基本上可以忽略的嗡嗡声死在几何,”约翰·弗格森说技术销售工程师导师图形。“现在他们拍摄5微米,但最终它会1 - 2微米,这提出了一个问题关于有多少交互与不同的死亡。”

与人口密度较高的交互可能变得更为普遍扇出,这基本上是一个中间派先进包装方法之间现有的扇出和2.5 d的权力,性能和面积。

“我们过去看看扇出,现在有能力约2微米线和空间,作为一个穷人的TSV或插入器,”John Hunt说高级的工程总监先进半导体工程(ASE)。“我们推出了一个高密度的扇出今年1月,这是一个16岁和28 nm死并排扇出,但与球而不是一个包,它有疙瘩。然后作为如果它是一个死,然后放在一个BGA球阵列基板。这是一个混合的解决方案。但使用扇出消除了需要使用在矽通过插入器。”

亨特指出,日月光半导体目前有12个不同的扇出工程和发展的不同阶段。

热的影响
2.5 d动作都更接近在一起,利用高带宽内存和高速互联。在这样做,它还增加了一些问题需要被理解,认为通过芯片制造商。

“一些材料比其他人或多或少地扩张,以不同的速率和多层扩大或缩小,“说CT花王,产品工程建筑师节奏。“如果你存款材料晶片,你可以看到晶片向上或向下凸起。也是一样的包。如果你有不同的材料在包,温度变化会导致大问题。如果你有一个不匹配会导致热应力。我们见过的聚合物,有机的,用于将芯片。它可以缩小超过金属。”

第二个问题是弯曲,它可以发生在一个有机材料吸收环境中的水分。“我们看到一个问题与焊点之间的包和PCB,”高说。“在生产、包装和印刷电路板经不同数量。角落里球体验更多的压力和最坏的打算。这是一个T和热膨胀∆的函数。还有残余应力,这取决于温度你把包放在一起。如果使用回流的高温,无压力,但是当它冷却下来的压力会增加。”

最坏的情况是一个死包由于不同材料内裂纹,从而导致芯片失败。

热膨胀差异会引起翘曲,锡球裂缝和系统故障。

有一些熟悉的问题需要考虑,如寄生。“寄生包变热,变化,“导师的弗格森说。“电阻率随温度变化。当你把一切都放在一个包,你可以改变散热器的路径。我们需要了解温度对死亡的影响。我们知道,死在先进工艺节点压力很敏感。如何影响晶体管本身是未知的。有很多问题。如何准确足够准确,和适当的使用模型是什么?”

这些问题的答案仍不完全清楚。

“形变场压力的确是一个问题,”马克斯敏说,高级技术经理三星。“我们从事TSV-based,我们一起把这个micro-bonding包装。确实有很多不匹配有很多microbumps时热力系数。我们如何把设计放在一起可能影响底层晶体管结构和压力和流动性。我们需要模型和设计他们的理解材料。这是一个问题。”

创建图纸和模型
随着越来越多的这些systems-in-package到达市场,有更多的历史表现可能出错和更多的数据如何在第一时间解决问题或避免它们。这是一个先决条件建设规模经济通过制造过程设计。

“我们的目标是将更多在更少的空间,”比尔说底部,主席先进聚合物监测技术,从杜兰大学剥离。“问题就是力量。你不能把事情因为功率密度足够接近在一起,所以当你需要高性能你必须保持频率低。”

实现这一点的方法之一是通过新的体系结构和包装。一个异构集成财团支持IEEE的组件、包装和制造技术协会(CPMT)和赞助半和IEEE电子设备社会工作在一系列的蓝图去铁的最佳实践和流程让这种情况发生。

此外,Si2chip-package合作设计小组,正在努力了解需要先进的包装设计流程。导师的弗格森指出也更关注会议到高级包装。“几年前如果你去包装会议,这是设备、工程工具和测试人员。这是开始改变。”

所有这些将帮助添加一些结构2.5 d包装使批量生产,之后底部预测价格会大幅下降,无论插入器有机,硅或玻璃。“这是不再仅仅是流程节点。你不应该强迫记忆过程的逻辑,和你不能使射频逻辑过程。”

它还将帮助添加结构三维集成电路,这仍然是最便宜的方法来实现吞吐量和密度。不过,正是这种包装方式扎根还不清楚。虽然重点是处理器,内存已经堆放了一段时间,一些传感器正在打包使用这种方法。

“如果你看看图像传感器,满足所有这些标准,“西塔拉姆说Arkalgud, 3 d组合和技术副总裁Invensas。“有在矽通过。有逻辑死在下面传感器的相机。这些都是非常非常薄死。在大批量生产,也很便宜。3 d是发生在一个非常大的方式,但是在不同的地区比我们通常看。”

他指出,高性能CMOS, 2.5 d是目前最好的方法。但这当然不是唯一的选择。的一大挑战是,包装方法是如此紧密地嫁给了韦德是压倒性的应用程序通过所有可能的选择,即使是经验丰富的工程团队。只是想出合适的参数模型是很困难的。

“你的模型只是一样好进入的数据,“Arkalgud说。”然后继续验证一遍又一遍,你想出合理的。”

工具是否足以应对,这是一个有争议的问题。目前的想法是,许多现有的工具足够的为2.5 d。他们是否适合3 d是不确定的。

工具是否足以应对先进的包装是一个有争议的问题。

“如果你看看2.5 d,这并不是说要求,”Mike Gianfagna说,负责营销的副总裁eSilicon。“我们已经能够开发专利分析工具对热应力和弯曲。但对于真正的3 d,需要大规模的重组。你开始移动部件的系统和你的规格片的位置和你要管理热压力如何影响整个设计流程。”

微调这个过程将是一个挑战,。“我们理解足够的物理理解是什么问题,”弗格森说,导师的。“更大的挑战是优先考虑的影响将是最关键的。所以你的设计方法可能是好,但是如果你有可怜的你必须努力修复它。”

最后一部分是测试。有很多的关注有多难测试3 d-ics因为没有附加探测器的暴露接触。但测试高密度扇出和2.5 d芯片并不是那么简单,。

“2.5 d,你还有组件集成在包内,“乔伊桶说,主要的市场开发经理国家仪器。“你有集成无源元件。你也有功能密度,这使得它明显困难。”

结论
推进先进的包装是不可避免的,已经变得越来越困难,昂贵和耗时的对大多数公司继续收缩功能最先进的节点。的结束也是路线图是一种默认,改变是必需的,变化将有许多areas-materials,包装、软件、IP、工具、设备和工艺。

所有这些地区将经历重大变化在未来几年内从一个集中计算半导体行业重组架构,是否这是一个电脑或手机,更连接和分布式和日益多样化的计算环境。

作为一个研究员ASE威廉·陈,而简洁地说,“我们需要了解事物是如何组合在一起的。“这将需要数年时间,但它也将半导体行业的焦点不仅仅局限于芯片方案,系统,甚至可能远远超出。

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