下一个扩展,叠加

执行副总裁Steegen,半导体技术和系统Imec与半导体工程,坐下来,讨论IC缩放、芯片堆叠,包装和其他话题。Imec在比利时是一个研发组织。以下是摘录的谈话。

SE:芯片制造商发货16 nm / 14 nm过程10 nm和7纳米技术增加或指日可待。这些过程都是基于finFET晶体管,电流的控制是通过实现一个门的三方在每个鳍。finFET持续多长时间?

Steegen:从Imec的角度来看,我们所做的分析,finFET是一个强大的设备。 我们看到这一持久。让我们用门,因为这实际上是你看到一点鳍诗句纳米线之间的一座悬崖。这是大约40 nm。你可以说如果5 nm仍然公园本身在40 nm门距范围内,这是我们认为有finFET仍然是一个非常强大的设备。

SE:这是“铸造5 nm节点吗?(在此过程中技术世界,“铸造5 nm”或“行业5 nm”节点相当于一个全面7纳米技术从IDMs像英特尔和研发组织如Imec。所以,“铸造3 nm”可能像全面5 nm节点从英特尔和Imec。)

Steegen:让我们澄清。当你谈论5海里,你可能谈论行业5 nm和Imec的。在内部,Imec节点命名法。我们必须设置这个直,因为Imec full-node缩放。

SE:无论节点的数字,finFET之后是什么?许多人谈论纳米线场效应晶体管。(纳米线场效应晶体管,有时称为gate-all-around场效应晶体管,是finFET变成了门缠绕它。)

Steegen:当你说5纳米,这绝对是一个鳍,因为门口距仍高于40 nm。但在3海里,这40 nm门距可能是悬崖,和在纳米线能够重新启用gate-pitch伸缩。重要的是我们销门距。目前还不清楚该行业要做什么在扩展规模,如何快速和积极。但是从我们的模拟运行,它的周围40 nm门。这就是纳米线将规模低于和仍然有良好的静电控制。这就是鳍开始变得摇摇欲坠。,随着门的长度,我想说,10 nm和12海里。

SE:是什么在5和3 nm晶体管候选人吗?

Steegen:在5海里,我们实际上只有finFETs。3海里,在42纳米36纳米门。,我们看到,纳米线在同一性能作为鳍鳍。但在42纳米栅距和纳米线在36海里。所以你更好的纳米线。这就是翻译。

图1:下一代晶体管架构。来源:Imec /空间站。

SE:纳米线场效应晶体管从finFET基本上是一个进化技术,对吧?

Steegen:纳米线是finFET的导数。有些流程修改你实际上做的鳍模块。

SE:除了比例,你也谈论另一个技术路线图称为混合比例。你能详细说明吗?

Steegen:有很多名字。我们称之为混合比例。有些人称之为异构比例或集成。对我们来说,这是一个集体的名字当你开始分区一个SoC特定子系统模块。然后你说,‘我想使用每一块的首选技术,然后找到一个方法来整合在一起。这可以相邻或彼此。所以你可以堆叠在彼此。什么时候进来?再一次,我不想销一次。这取决于你想一起co-integrate的复杂性。你需要权衡的复杂性和成本加法器做协整。 It also depends on the readiness of the new elements. Overall, the cost picture must come together.

图2:传统的SoC。(来源:Imec)

SE:混合扩展或异构集成取代传统的芯片?

Steegen:我不认为人们会说:“现在我们要停止与设备扩展,我们将切换到混合比例。“你会看到这个。思考包今天和你栈的方式不同的死在一个包。你也可以看到这已经是一种混合比例。你可以说今天已经开始。但我们可以继续建设路上。

SE:在混合比例,一个SoC各种块。这个技术芯片会是什么样子?

Steegen取决于您的应用程序。通常,您可能有一个CPU、GPU缓存内存、I / o和模拟。当然,一个服务器芯片看起来不同于移动芯片。如果您有许多核心,缓存你需要多少?如果你有一个大L3缓存,死亡,这可能很有道理,在上面。如果你有少量的缓存,这可能是一个不同的故事。

图3:混合设计。(来源:Imec)

SE:演讲,你说混合比例正朝着两个方向。在一个SoC,子系统模块可以坐在在一个2 d配置。然后,你也可以堆栈各块3 d配置。你会如何堆栈?

Steegen:在3 d,你预制部分。然后你堆栈,通常面对面,彼此。你需要调整精度。例如,假设我一个I / O堆叠到CPU。我们通常说大约需要2µm与叠加或低于对准精度。薄片焊接绝对是一段路要走。

SE: Imec和电动汽车集团正致力于新一代薄片焊接技术,展示了一个1.8µm沥青覆盖精度。在此过程中,晶片顶部和底部对齐,然后结合,创建一个堆IC。这是用于微机电系统今天与3 d芯片堆叠在发展。对3 d芯片集成,对准精度必须提高了5 - 10倍与MEMS的过程。的一个挑战,对吧?

Steegen:这就是为什么薄片焊接技术需要2µm或低于保持一致。

SE:除了薄片焊接,该行业正在进行其他形式的叠加。例如,有单片3 d集成或序列技术。这就是你堆栈晶体管,对吧?

Steegen:这就是你有一个层,你建立你的设备,然后你开始第二个层设备。你模式,然后将它们连接。你的热预算是非常重要的。如果你第一设备,金属热预算第二设备是非常有限的。

SE: Imec正在使用一层传输技术。这是如何工作的呢?

Steegen:我们称之为顺序。我们这样做的方式是你形成你的第一个设备和模式。然后,假设你完成你的联系人或有时你的金属。然后,根据第二个装置会是什么,您基本上添加层。首先是一个缓冲层。但是你基本层传输层。还有其他的方法。

SE:顺序技术如何与薄片焊接方法比较呢?

Steegen:在那里,当然,你可以去更好的比对多模叠加。薄片焊接,仅限于2µm或以下。顺序,你可以去100纳米以下。

SE:你可以做的一些事情和连续的技术?

Steegen的我们的想法:一个看起来前途无量,是用高速模拟设备。你如何集成这些尽可能互补金属氧化物半导体吗?一种方法可以通过层转移并将它们之上。此外,你也可以层转移III-V材料。III-V材料,如你所知,提供高性能。可能感兴趣的,但我们仍在评估。

SE:更传统的包装形式的集成电路吗?是,要到哪里去?

Steegen:我所描述的混合比例。这就是你开始分区一个SoC和零件上的互相薄片焊接叠加技术。然后,当你今天看包装,它涉及包装死亡。在这一刻,它的死亡水平。,你想包这尽可能紧凑wafer-level包。

SE: Imec不是工作扇出吗?

Steegen:这是一个我们正在下一代技术。你就像一个霉菌和嵌入预制的死在最简洁的方式。使,你所需要的tsv和微观疙瘩。你需要让他们尽可能密集。当然,你需要改进的密度在扇出wafer-level包。在这个意义上,我们也认为这是一个3 d堆叠的方式,但它是一个完全不同的方式比薄片结合SoC。

扇出SE:你想象?

Steegen:如果你今天看起来Imec的路线图在3 d和叠加,有包装,我们搬到这扇出wafer-level包装。它还包括宽的I / O。它还涉及到内存数据集。

SE:所以Imec看到宽I / O进入一个扇出包?

Steegen:这可能是一个长期的方法。它可以归结为扩展疙瘩。

图4:3 d-soc功能扩展。(来源:Imec)

SE:发生了什么事2.5 d吗?

Steegen:有一些产品插入器今天。我们继续工作。我们正试图获得更多的功能嵌入在插入器。

SE:堆死一般的挑战是什么?

Steegen:这是全面。看3 d热热管理。多年来,Imec一直从事热模型的提出不同的散热解决方案。今天我们甚至在微流体冷却堆栈死亡。这是一个项目,需要解决。我们还需要EDA工具基本上使良好的扩展和路由时叠加。然后,有动力输送网络。事实上,我们需要确保你有你的权力交付最节能的方式所有堆的死亡。

SE:最后,让我们简要地谈谈硅光子学。发生了什么吗?

Steegen:我们有先进的硅光子学在Imec平台,我们工作的地方在每个单独的光学组件,如下一代探测器调节器和波导。我们一起把这些示范车辆。有两个原型,我们基本上有一个先进CMOS主机芯片IC,我们连接到硅光子学。今天,我们已经在做这个演示在14 nm。

SE:还有什么?

Steegen:今天,数据中心的总带宽3.2每秒。他们为每一代需要更多的带宽。什么是光学组件的性能,您需要得到什么?当然,你从这些组件的更高的性能,更少的多路复用和多车道你需要。我们演示了直接检测和调制与单个组件在100吉比特每秒约50今天GHz。你得到更多的表现在一个频道。这是数据中心。因此,我们谈论的是5米以上。然后,光学模块PCB上仍然是一个单独的模块。但长期愿景是向包拉近,所以我们可以开始考虑光学链接到的包。 That’s further out.

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