英特尔在包

高级研究员马克•波尔和英特尔的流程架构和集成主管,坐下来与半导体工程讨论日益增长的重要性multi-chip集成在一个包,越来越强调异质性,期望在7和5 nm。下面是采访的摘录。

SE:有一个走向更多的异构性的设计。英特尔显然在其景点开发了嵌入式Multi-die互连桥(EMIB)。这种发展的背后是什么?

波尔:我同意,我们的行业,包括英特尔,走向更多的异构集成,无论是包装不同类型的电路在一个SoC或使用不同multi-chip包装技术。EMIB是最新发明的英特尔multi-chip包。基本概念是,你可以采取不同的芯片在一架飞机或一个包并连接在一起 高密度互联使用嵌入硅桥。这是一个更有效的方式连接在一起比使用正常的包跟踪多个死,因为他们往往更糟糕的密度和宽松的球,所以你不能得到非常高的带宽连接两个或两个以上的芯片方案。EMIB允许你这样做,允许容易异构集成,您可以连接一个内存芯片逻辑芯片通信芯片。你可以选择每个函数的技术是最好的。

图1:嵌入式Multi-die互连桥。来源:英特尔。

SE:你找到任何使用FPGA在这些包和ASIC的cpu ?

波尔:我们14 nm FPGA产品从一个团队阿尔特拉——使用这个嵌入式桥技术连接的主要FPGA芯片高速收发器。这是个好紧凑的FPGA,并使用正确的技术,正确的。这是一个技术高速收发器。除了它你可以FPGA织物与英特尔芯片的14纳米技术和FPGA芯片织物密度优势。

SE:最初的一个理由,为什么这些东西会被打包在一起,模拟开发的90 nm和130 nm数字逻辑是发达国家在不同的节点。但是大多数我们所看到的包装在这一点上是均匀的技术过程。会改变吗?

波尔:我们的未来意图利用异构集成不同的工艺技术。和这种方法至少有两个好处。一个是你可能会更好的电路性能或权力如果你调优过程各个电路的功能。其他的优势可能投放市场的时间。您可能想要建立一个系统和一些可以从架子上,把拉进这个multi-chip包。另一可能是新研发的芯片使用你的新技术。

SE:但IP,可以处理各种互连technologies-interposers或EMIB-have是专为这个目的设计的,对吧?不仅可以使用任何现成的组件。

波尔:那是真的。使用嵌入式芯片桥你不能从架子上,因为它不会有正确的I / O电路或相当正确的连接到嵌入式桥。所以你必须重新设计的芯片。但这是一个微不足道的芯片的一部分。

SE:谁来处理这个问题?英特尔会在第三方销售这些作品还是把IP度过这个难关?

波尔通过细分市场:它可能有所不同。最初,大多数是英特尔内部碎片。

SE:你有所有这些IP模块的列表可能可以用在这吗?有菜单,人们可以通过吗?

波尔我不能说这是如此。嵌入式桥技术主要是用于我们的内部产品应用。它可以作为铸造产品,当然,铸造客户可以选择他们想要包含在芯片这个包,以及如何将它们连接在一起。

SE:手臂这部分吗?

波尔:手臂是我们现在的铸造产品的一部分。我们提供的手臂IP,可以穿上英特尔芯片,英特尔芯片的一部分,无论它是一个14 nm或10 nm芯片。一个IP块,不一定是一个单独的芯片。

SE:使用的想法3 d芯片堆叠使用tsv还活着吗?

波尔热的问题需要面对。你不能把两个大功率高密度芯片上的另一个因为很难画热量较低的芯片,它太热,不能正常运作。3 d芯片堆叠仍然是一个低功率的移动空间的想法,在高功率密度并不是一个特殊的问题,包足迹premium-where你愿意做芯片堆叠小包足迹。但在这个市场,功率密度并不重要,因为它是一个主流笔记本电脑或服务器类型芯片。

SE:成本比较这些新的包装技术和一切在一个芯片吗?

波尔:做一个大型的SoC芯片是昂贵的在两个方面。首先,一个大芯片不会产生两个更小的芯片。第二,与大型SoC芯片你可能有很多额外的屏蔽措施提供所有你想要的过程特性。这也推高了该芯片的成本。你可以想象在某些情况下,两个小芯片,每个更优化的过程,可能花费更少,可能获得更好的性能比一个大的SoC芯片功率特性。

SE:任何公司使用这种技术必须牢记的芯片设计规格和各种IP块吗?

波尔:一个高带宽硅桥是一个重要的工艺能力,但有设计能力。我们设计了一些特殊的致密和低功耗的I / O电路芯片在嵌入式通信桥梁。你有两个芯片交谈和相对较小的低功率的I / O电路。你想要发展都得到最大的受益于组合。

SE:你的路线图在节点扩展多远?可见你有多少?

波尔:我们已经航运14 nm产品三年多了,这对我们来说是一个非常成功的技术。我们有望开始航运10 nm产品在今年下半年。7纳米技术已经进入开发阶段,所以我知道它会发生。我花大部分时间在我们5纳米技术,我们有一些有趣的和可行的想法得以实现。对英特尔来说,每一代和节点名称是轻松晶体管密度的增加,所以他们继续遵循摩尔定律。他们仍然相当代表的节点名称。对于其他公司,你不能告诉太多的节点名称。英特尔仍符合过去的趋势增加晶体管密度与每个节点。我们14 nm提供逻辑晶体管密度每平方毫米3750万个晶体管。我们10纳米技术提供约1亿个晶体管每平方毫米,所以它是一个多2.5倍密度增加。 For the other companies just shipping 10nm, we expect what they call 10nm to have a logic transistor density measured close 50 million transistors per square millimeter, not the 100 million per square millimeter that we offer on our 10nm. It’s almost a full generation difference.

SE:当你开始任何新的材料需要推到真正的7和5 nm ?将这些晶体管结构是什么样子的呢?

波尔:我不能透露具体的答案,但我们确实有一些有前途的流程和材料,使这些晶体管和互联规模的方式是一致的目标大致翻倍的晶体管密度与每一个新的节点。晶体管和互联都需要不断发明和新材料。不仅仅是采取相同的结构和收缩。

SE:最大的问题之一是接触最先进的节点。这还是一个问题吗?

波尔:这是一个挑战在他们能够打印和模式,以及一个挑战提供足够低的接触电阻。两倍的面积减少的一个因素,所以每接触电阻会上升只是基于组件的面积。另外,所需的材料并不总是适合在接触的时候小,接触电阻,也是一个原因。这是一个例子,我们必须密切关注不仅仅是萎缩的特征尺寸,但寻找开发更好的材料和方法来实现低阻力和良好的性能。

SE:有预测,大部分CMOS将失去动力,但英特尔多年来一直能够扩展它。有结束吗?

波尔:这取决于你如何定义批量CMOS因为我们从平面finFET。这是一个很大的变化,这是支付奖励的扩展能力。除此之外,我们将不得不去纳米线或非通道材料吗?答案是,最终,是的。我们正在探索这两种途径使晶体管扩展。但今天的CMOS晶体管的功能是相当好的方面提供高性能和低泄漏在宽电压范围。今天你很难超越的能力或取代目前的结构和材料,仍然满足广泛的设备的要求。

SE:两个其他问题不断出现。一个是过程的可变性随着个位数的特征尺寸。第二个涉及量子效应在5海里。你看到什么?

波尔:有变化的设备,无论是晶体管或互连可变性,还有量子力学的影响当你得到非常小的晶体管尺寸。我们必须找到方法两种。在互联的情况下,我们在14 nm介绍spacer-based模式。而不是光致抗蚀剂的特性,它是定义为一个间隔,可以在沉积模式宽度。这是更好的比任何抵抗线宽控制。这是新材料的一个例子,过程流或结构有助于改善日益变化的问题。

SE:与量子效应会发生什么?是电子不一致的速度穿过材料,因此不确定性?

波尔:最大的担忧是隧道时电子流动的障碍太不小了栅氧化层厚度太薄,或耗尽区连接太窄。你没有你之前的开/关控制,所以我们必须找到方法避免或抑制的问题。我们必须找到一种方法对5海里的一代。

SE:英特尔利用气隙技术。如何融入到整个照片吗?

波尔:我们引入气隙技术14 nm两金属层。提供一个很好的减少电容。它并添加到一个屏蔽层的成本在每种情况下,所以我们必须仔细权衡的价值低电容和增加一个额外的成本面具。这仍然是一个选择,但它将product-by-product基础上决定。

SE:把这个圈,5 nm后芯片是什么样子?这是一个混合的东西吗?它是一个非常有限的逻辑,进入3 nm / 5纳米夹杂着别的东西,或者一切都还在一个芯片吗?

波尔:广泛的multi-chip包技术提供给我们,无论是传统的MCP (multi-chip包)或嵌入式桥还是死叠加,这无疑给了我们一个额外的自由度的我们如何优化产品或系统。我们可以把它在一个芯片上,在某些情况下,可能是最好的解决方案,或者我们可以把它分成两个或三个独立的芯片和以某种方式连接在一起。现在你可以让每个芯片更好地优化其各自的电路功能。

SE:你可以在的一些问题开始出现当你开始减少电线的直径,比如RC延迟,因为您可以使用一个胖管交流在较短的距离。但是你画的线不是萎缩的一切吗?

波尔:这是一个很难回答的问题,但是你提到了一个重要的点。高性能芯片倾向于喜欢广泛的电线。密集的低功耗电路像图形还是喜欢最小的维晶体管密度最高,你可以包。我们仍然可以做在一块硅。我们仍然可以有一个芯片的一部分,我们使用更广泛的电线为更好的性能和使用最低音高电线在其他领域,我们希望最好的密度。

SE:这是巨大的变化在摩尔定律,对吧?这并不是说你不能收缩特性。那就是收缩将随应用程序的需要。

波尔:这是一个公平一点。它不再是一个one-transistor-fits-all,像我们也许20年前当我们将开发一个芯片,可以用于许多目的,无论是SRAM内存芯片或高性能逻辑芯片。正变得越来越难满足只有一个技术解决方案。你至少需要一个系统芯片芯片,提供一系列设备类型调整到特定的目的或multi-chip解决方案。新产品在未来不会基于一个技术或一个晶体管类型。这将是你如何将不同的技术组合为一个小包裹。

SE:你开始遇到任何物理限制的多远你可以把一些材料,如薄膜吗?我们需要开始开发新领域的行业吗?

波尔:一个非常有价值的推动者,当然很多岁,原子层沉积(“肾上腺脑白质退化症”),在这里你可以存款一个分子层。非常精确,你可以放下一个电影,现在到底是4、5、6原子厚,但它也很conformal-it胎侧可以下降一些特性以及顶部表面。“肾上腺脑白质退化症”一直是一个重要的推动者,在某些情况下特定high-k门电介质。“肾上腺脑白质退化症”的问题是你不能存款任何你想要的电影。只有某些电影,化学允许将它存入。“肾上腺脑白质退化症”被证明是有用的。与此同时,我们还使用各种PVD和溅射的电影,但也有挑战,让他们到我们想要的厚度,和我们需要的一致性。

SE: ALD也是出了名的慢,也一样啤酒。是开始增加的成本?

波尔:如果你只存放几个分子层,然后速度不是问题。如果你想存款1微米厚膜,那么显然你不会选择“肾上腺脑白质退化症”。有很多心血管疾病或溅射技术,将为你做这些类型的电影。

SE:望你必须应对的挑战,你最担心什么?

波尔:所有这些特征尺寸缩放以具有成本效益的方式,但能够做到高产量。你总是不知道收益率问题直到你一半到一项新技术。有一种快速识别所有缺陷的来源是什么,然后解决这些问题是我最担心的要确保我们实现高收益。

SE:你能做到这一点,开发有效的如果你没有自己的工厂吗?

波尔俄勒冈州:我们这里有一个开发工厂旁边我4.5个足球场的大小,每天24小时,每周7天,一年365天。我们需要工厂能力,不仅仅是基础,但对于学习如何把这一切放在一起让它产量和满足所需的性能和可靠性目标。

SE:服务你一样你开始混合和匹配所有这些不同的组件到不同的包吗?

波尔:是的,我是这样认为的。这仍然是一个独特的优势有一个世界级的过程开发团队和世界一流的研究团队。当我们来开发一个新的技术,我们可以利用我们的研发工程师,也与我们的产品设计工程师帮助我们设定正确的过程目标。

SE:英特尔也有铸造,是向公众开放。你有许多知名客户过去,其中一个你买。你看到你的客户在哪里?他们推到最新、最好的节点或他们坐回到14/22nm吗?

波尔:大部分的兴趣是我们10纳米技术,这显然是一个领导的技术。大多数情况下,他们来找我们。当然,高性能和低泄漏/低功率。

SE:但它不再是一个经典的收缩和自动返回,对吧?现在,你萎缩,还有其他方面的事情你必须做路由的信号,避免争用资源,这些事情,你不必担心。

波尔好点。在过去,减少技术和改进的性能就像跌落一个日志。它只是你。不再如此。规模电线时,他们得到慢和互连会慢一些。晶体管规模时不再更快。你必须发明新的材料和结构来得到你想要的速度。什么还能自然是减少动态电容,这意味着减少有功功率。比例仍然提供低功率/函数以及改进的性能,当你需要它,你需要它。

SE:但是动态功率密度确实成为一个更大的问题,对吧?是的,你的力量下降但总动态功率密度和诸如自热上升的风险?

波尔:在某种程度上。有功功率做下来,但你是对的,功率密度略有上升。问题产品的副产品,但功率密度仍持有自己的从我们的角度来看。

SE:我们一直听到推动并行很多年了。似乎有一个全新的工作,这是真正开始融入很多应用经典的数据库之外的市场和高度平行类型的应用如视频和图像处理。这是什么意思的规模芯片吗?

波尔当然可以更好地利用并行计算比例的摩尔定律比传统cpu核心,依靠单线程性能。与图形电路扩展运行良好,性能可以测量有多少更多的执行单元可以适合你的死做图形处理。Singled-threaded核心可能会有更高的频率,这就是你需要更广泛的电线和高性能晶体管。但是如果我们能够带来更多的并行计算技术,这些类型的函数,它将更好地工作。

有关的故事
摩尔定律:一个状态报告(2017年4月)
缩小设备的能力将至少持续四个节点EUV开始增加,但它只是越来越多的选项之一。
不确定性的增加5 nm, 3海里
Nanosheets和纳米线场效应晶体管处于开发阶段,但成本飞涨。新包装可以提供一个替代的选择。
在光刻和面具
专家在餐桌上,第3部分:EUV, DSA, nanoimprint nanopatterning和最佳猜测,光刻技术可以扩展多远。
在下一代的晶体管
Coventor的首席技术官看着新类型的晶体管,越来越多的挑战在未来的流程节点,和国家半导体在中国的发展。