摩尔定律:一个状态报告

摩尔定律已经被“更小、更快、更便宜”的同义词在过去52年,但越来越被视为一个选项数量的竞争,一些complementary-as芯片行业开始集中精力研究了特定的市场需求。

这并不使摩尔定律不相关。赛车从16/14nm 7海里的公司数量高于初始急于finFETs 16/14nm,根据众多的业内人士。但是,移民也需要投入的角度:

•节点命名20 nm之后变得毫无意义,当铸造厂杠杆是一样的后台线测量使用16/14nm finFETs。因此,没有约定定义什么是10 nm或7海里。一个更有用的数量是一个比较个人表现和权力的铸造厂。
•摩尔定律的最强烈的支持者也放缓从一个节点两年一个节点每三或四年。但业内人士表示,一些公司打算跳过节点由于成本上升和复杂性,因此而不是生产芯片在每一个节点,他们计划开发测试芯片保持当前的最新技术,而延迟生产的移动芯片长达八年。
•大型系统的公司,比如苹果和谷歌,正在开发芯片藐视标准测量,因为他们是特定于应用程序和异构。相比之下,大多数特定于节点的测量是基于asic assp。此外,这些数据通常不包括在半导体行业统计数据,因为系统不分享他们的公司。

因此,半导体行业有多少真正遵循摩尔定律不再是一个简单的计数。逻辑设备仍在萎缩,但不一致或类似的利率。先进的包装开始有更多进展,进入那些包可能的组合,包括逻辑芯片在最新的过程几何加上IP开发的老节点。

“过去50年来,最便宜和简单的方法来增加复杂性是收缩特性的大小和增长晶圆直径,”沃利莱茵说,董事长兼首席执行官导师,西门子业务。“这不是最简单的方法了。有一个权衡。我们要做的事情是最经济为我们想要的功能。其中的一些会让我们越来越小的特征尺寸几乎永远。但最经济的权衡可能的结合更好的系统工程,multi-chip包装,和各种各样的其他技术以最具成本效益的方式继续前进的能力。”

更改,都代表一种不同的方式看待基准的半导体设计和制造方面的进步。“从根本上说,摩尔定律是关于每年提供更多的性能和扩展能力,”Simon segar表示,首席执行官手臂。“是多方面的,除了让晶体管和盖茨小,我们遇到一个原子的基本尺寸,就是这样。对于许多代,只是比例。然后人们开始思考,“如果我们使用一些不同的材料和材料科学。”,取得了巨大的改进。我们只看到EUV被引入。注入新的生命扩展的晶体管和技术。与此同时,人们正在寻找其他方法来做计算,如量子计算。依靠一套完全不同的技术。然而,一旦传递并且可能需要10年间将提供巨大的新的并行度,看起来就像摩尔定律的另一个几代人。”

光刻技术
自从双模式成为需求的关键金属layers-namely金属1和2在20 nm-most专家认为萎缩将光刻设备的主要限制因素。

不过,幸运的是,芯片制造商已经能够扩展传统光学光刻技术。使用各种多个模式计划,芯片制造商能够将面具和模式分开每一个。在这一过程中,他们可以今天的波长193纳米光刻技术扩展到16 nm / 14 nm, 10纳米,甚至7海里。

但是在7或5 nm,复杂性和面具计数模式成为浸/多模式限制因素。28纳米设备有40到50掩模层。相比之下,一个14 nm / 10 nm设备有60层,与7海里预计会猛增到80到85。在5 nm,可能有100层。

7点来简化流和/或5 nm,芯片制造商一直在等待极端紫外线(EUV13.5纳米波长技术)光刻。EUV预计45纳米,但遇到了很多问题,只有最近已经得到解决。随着电源的增加,和吞吐量继续上升,看来EUV终于接近被用于商业生产。

关闭是否足够好为大规模生产还有待观察。“我们每小时有100个晶圆厂,”汉斯说宋美龄,服务和产品营销副总裁EUVASML。“我们今年晚些时候会升级,每小时125晶片”。

正常运行时间,与此同时,增加了基于11四周平均超过80%。宋美龄说:我们的目标是90%以上,与浸没式光刻技术。它已经达到这一点,是令人震惊的。这个项目看起来就像是直接从页的一本科幻小说。

这里有许多工程技巧。首先是得到源源不断的锡滴一小滴机制。这些水滴与激光冲击。然后,再次激光单元火灾,这是主要的脉搏。主要的激光脉冲击中薄饼样锡滴和蒸发,这反过来,变成等离子体。等离子体发射EUV 13.5纳米波长的光。

“有50000滴/秒,”宋美龄说。“这是一个控制过程。他们走在高速流以每秒数百米。然后我们有一个公司²激光每滴。所以公司²激光器的速率是一样的液滴发生器。每滴就变成了一个煎饼。因为公司²,它扩大到200 - 400微米雾,而不是固体。第一个脉冲使其煎饼。”

图1:按照跳跃的光。来源:ASML

更惊人的,它的工作原理。有越来越多的文档来证明。

但尽管这些改进在光刻技术,扩展的极限在许多地方正变得越来越明显。在每个新节点布局灵活性降低。英特尔能够搬到1 d模式在45 nm制程主要是因为一个CPU不需要相同级别的灵活性作为SoC。它的结构更普通。一个SoC或ASSP,更多的限制。

“我们的观点是,与EUV,二维模式将是太困难的,”杨说,首席技术官林的研究。“首先,EUV掩模缺陷依然是个问题。你要修复这些缺陷,但你不能一直做修复后修复。第二,如果你想获得良好的直线边缘粗糙度性能EUV,你需要大量的电力。今天是不可能的。所以EUV将一维线和空间。我们不认为2 d至此。”

图2:1 d和2 d。来源:多波束集团。

也有其他的限制。“最主要的是EUV地址决议,”拉曼Achutharaman说,副总裁和总经理应用材料腐蚀业务单位。“这并不能解决覆盖要求。第二部分是EUV被挤出的时间越长,你需要多模式即使EUV。可以使用削减和通过EUV。但是线条和间隔器,你使用spacer-based方法。”

不过,有了进步,这部分得益于大规模投资由多个公司和承认EUV更接近于成为适于生产的。直到去年薄膜是一个问题。没有人愿意承担发展薄膜,所以ASML自己开发。它需要时间EUV进入生产线条和空间而不仅仅是削减面具。但是,现在足够发达,从这里技术将获得一些动力。

如何迅速发生的是许多其他因素的函数。但从纯粹的光刻技术的角度来看,ASML说EUV现在有一个明确的路径到1.5 nm,可能之外,在高数值孔径技术的帮助下,和一个变形镜头,可以扩展激光在一个更大的表面就像一个老宽银幕电影镜头用于显示宽屏电影放映机。

“在芯片方面,基本上是挑战线边缘粗糙度和光子散粒噪声就在那里,”Jan van Schoot说高级ASML首席架构师。“我们必须集中我们在晶圆上获得足够的电力。你可以战斗光子散粒噪声主要在两个方面。你可以用蛮力方法,应用更多的光子和你有更好的数据。你也可以试着改善图像的对比,你申请的晶片。这是更好的方法。”

其他后端变化
EUV显著减少掩模层创建芯片所需的数量,这速度时间硅。业内人士表示,现在大约需要60 - 90天内拿回硅晶圆代工厂的先进芯片,从45至60天在前一节点。减少面具使用EUV的数量有直接关系。

但减少面具只是其中一个因素。过程变化仍然是一个主要的问题,越来越多的设计规则就是明证。“设计规则正在增加,业务需要完成设计规则的数量呈几何倍数增长,“说Christen Decoin,产品管理主管节奏。”刚果民主共和国不可能在一夜之间跑了。总之,需要4天。与EUV,有更少的着色规则。但它仍然迟到了所以我们需要双模式,尽管复杂性不会坏7海里。”

过程变化的增加在每一个新的节点。规范不印刷的确切数字,所以一个比另一个面具都有不同的变化。虽然这通常是处理在设计工具中,时机是提高利润的方法。权衡下屈服或更高的性能。这是其中的一个而鲜为人知的卖点FD-SOI,部分原因是铸造厂提供FD-SOI有跳舞一线的高级节点技术。

FD-SOI只是一系列的选项之一,。扩展变得更加困难,当然,但它也变得越来越昂贵。因此,一些芯片制造商正在考虑的替代比例,可以扩展他们的技术投资。因此而不是移动到10纳米,有的跳升至7海里。在7海里,他们可以搬到5海里,或呆在7海里有不同的体系结构。

“仍然有很多事情你可以做的建筑设备,“说Ivo Raaijmakers ASM国际的首席技术官。“你可以改变门的长度在5 nm纳米线。但晶圆厂越来越昂贵和研发正变得越来越昂贵,而且有越来越多的其他技术。”

Raaijmakers说做一步的权衡现有节点,或多个步骤在未来的节点,使得多个迭代的下一个节点足够的芯片。“密度的巨大挑战是控制寄生电容和电阻”。

包装:摩尔定律
并没有被忽视,这就是为什么有这么多的活动在这些天包装前面。先进的包装增加了一个全新的摩尔定律。而不需要内存,处理器和I / O开发流程节点,它允许混合开发的作品在不同的节点。

这对于芯片制造商开辟了新的自由度。过去,最担心的是多少在一块硅。导致一系列的问题,主要涉及吞吐量和热量。电阻和电容影响的速度信号穿过越来越薄的电线。阻力也会产生热量,这可能会导致信号完整性问题,电迁移随着时间的推移,它可以导致质量下降。最重要的是,有路由拥塞和对片上资源的争用。低于45纳米,模拟IP不再缩小,这就是为什么模拟IP制造商在他们的产品中增加了更多的数字电路。

扇出,system-in-package和2.5 d配置从根本上改变这个方程。流仍被开发来简化这一过程,但有兴趣,这种方法快速上升在过去的几年中,尤其是在过去12个月与苹果的采用台积电集成的扇出(信息)的iPhone 7处理器,和高端网络2.5 d芯片从思科和华为等公司。

台积电的信息使用扇出wafer-level包装,位于约2.5 d和有机基质system-in-package之间的线条和空间。所有这些可以利用最先进的流程节点逻辑,结合其他芯片或IP开发的老节点。

这里的关键是如何把芯片电气连接在一起。Seung钟旭(S.W.)尹,产品技术营销主管新科金朋说,一个新的方法是使用层间电介质而不是突起连接死。“这是更可靠的倒装芯片,它仍然没有疙瘩或垫。”

有更多的包装方法,对IP供应商,这是一个巨大的好处,因为他们仍然可以出售技术开发的老节点最先进的芯片。在模拟IP的情况下,这是一个巨大的节省时间和开发成本IP供应商。但它也提供了更多的选择芯片制造商降低成本,因为他们不需要让每个字都缩小到相同的死亡。,催生了更多的合作和利益整个半导体行业。

“这不再是极端分子的东西,”Mike Gianfagna说,负责营销的副总裁eSilicon。“我们只是完成了一次2.5 d设计几个星期前使用HBM(高带宽内存)和一个大ASIC,今年晚些时候将在生产。这不仅仅是ASSP供应商了,他们有一个完全垄断市场和成本不是问题。这是搬到ASIC,这意味着整个生态系统正在——客户,ASIC供应商,晶片供应商,IP供应商。需要团队合作实现设计。几年前,没有办法工作。这是一个神秘的社区。现在每个人都在说。”

结论
把这一切回到摩尔定律可能会或可能不会是有意义的。最初的观察是相当简单的,但是它已经被重新解释了很多次,很难说什么是或不是摩尔定律了。作为Synopsys对此董事长兼ceo阿尔特·德·Geus所说,“如果你说摩尔定律是严格的经济,这是压力。但从技术的角度来看,仍然有很多地方去。八年前的论点是,finFETs是不会发生的,因为他们是垂直的,极其脆弱的经济结构,没有意义…摩尔定律的唯一规则是永不说永不。”

进来两个部分:前端问题,经济转变,摩尔定律对冯·诺依曼体系结构的影响。

有关的故事
摩尔定律:对SW-Defined硬件(第2部分)
异质性和架构成为焦点扩展福利缩水;IP的可用性可能会有问题。
为什么EUV是如此困难
有史以来最复杂的一项科技发展越来越接近推出。这就是为什么花了这么长时间,为什么它仍然不是一个确定的事情。
下一个EUV挑战:薄膜
保护光罩在高温下被证明是困难和昂贵的。
押注Wafer-Level扇出
芯片制造商关注包装,以减少路由问题在10纳米,7海里。工具和方法论的鸿沟仍然存在。