电镀IC包

电化学沉积(ECD)集成电路包装设备市场升温2.5 d, 3 d和扇出技术开始增加。

应用材料最近推出了一个儿童早期开发系统集成电路包装。此外,林研究、电话和其他增长但竞争激烈竞争ECD包装设备市场。

ECD-sometimes称为镀或电镀在生产中使用包,如2.5 d/3 d小袋,csp和wafer-level包。在一个常见的应用程序中,儿童早期开发用于沉积铜金属化计划IC方案,使内部的电气连接结构。此外,儿童早期开发可以存款其他类型的金属,如金、镍、钯、银、锡。

更具体地说,儿童早期开发用于沉积金属的关键在一个集成电路互连结构方案,如肿块、铜柱、再分配层(rdl)和在矽通过(tsv)。每一个互连结构用于特定包类型。和每一个都有不同的挑战在儿童早期开发的过程。

“(过程)是由不同类型的包装能力,”罗伯特·贝茨说全球产品经理在应用材料。“金属层数量的增加与包装技术的复杂性。从行业的角度看,儿童早期开发层的数量将继续增长随着复杂性的增长在wafer-level包装(和其他)的领域。”

不过,儿童早期开发是具有挑战性的。问题是如何存款制服和紧密的金属以合理的速度下一波的IC包。工具的灵活性,正常运行时间和所有权成本也是至关重要的。

儿童早期发育是什么?
总的来说,儿童早期开发设备的单独包装市场大约是3亿到5亿美元的业务,分析师表示。应用材料公司是这个行业的领导者,紧随其后的是林研究和电话,分析师表示。

Atotech, Ebara EEJA也在儿童早期开发设备的包装市场竞争。然后,ClassOne技术和其他儿童早期开发业务竞争200 mm晶圆尺寸和下面。

儿童早期开发不是一项新技术。多年来,它一直在晶圆工厂和使用OSATs。工厂,它用于沉积的铜金属化小互联芯片的金属层。儿童早期开发还提供了集成电路包铜金属化和其他金属。

无论它在哪里使用,儿童早期开发的原则是相同的。基本上,晶片进入multi-chamber儿童早期开发工具和底物浸入电解质浴。然后,电流,金属沉积在晶片的选择区域。儿童早期开发可用于各种金属矿床,这取决于应用程序。

“这是一个电压产生电流,金属沉积的结果。和电压运行在决定哪些物种沉积,”凯文·威特说ClassOne技术,儿童早期开发工具和其他设备的供应商。ClassOne ClassOne设备技术是姐妹公司的供应商翻新的工具。

另一个工具的技术,物理气相沉积(PVD)或溅射,可以执行许多相同的函数作为儿童早期开发的包装。周围性血管疾病,原子被逐出一个目标,然后沉积在表面。

“儿童早期发育的沉积率比溅射快得多。在某些情况下,您可以板多个微米一分钟,也许3、5、6、7或8微米一分钟不同的金属,”维特说。“所以当你开始谈论厚电影,任何意义half-micron,电镀的所有权成本是一个数量级小于同等溅射过程。”

的挑战
今天,传统wirebond包仍占整个芯片封装市场的80%以上。发达国家早在1950年代,钢丝焊接是一个快速和廉价的固态焊接过程。使用引线接合器,芯片堆叠,然后缝合与细小的电线。

处理器和其他设备,wirebond没有提供足够的I / o。在1960年代,IBM开发了一个叫做倒装芯片技术。倒装芯片实际上是一个互连方案,而不是一个包装类型。这是一个提供互联的方法从一个死到另一个模具或模具板。

图1:倒装芯片BGA包。来源:凸版印刷

今天,倒装芯片还用于制造一些低成本的包装类型,如球形阵列(BGA)和芯片级包(csp)。“一些正在寻找一种低成本的包装解决方案,”应用的贝茨说。“通常,倒装芯片是用于这个低成本的舞台。”

在一个简化的倒装芯片流,芯片是在工厂制作的。然后,一片小疙瘩形成的芯片。设备翻转,安装在一个单独的模具或董事会。死或董事会由铜垫。上的疙瘩土地铜垫,从而形成了一个电气连接。

图2:倒装芯片组装流程。来源:凸版印刷

在倒装芯片,有几种方法可以使疙瘩。在一个流,表面沉积under-bump冶金(UBM)材料,或种子层。然后,定义了凹凸的尺寸。抵抗是应用于表面,然后移除,形成一个小缺口。

这一步后,一个儿童早期开发工具上沉积一层铜或其他金属于是。铜离子移动的区域覆盖的种子层。

然后,儿童早期开发工具沉积镍层,其次是一个无铅tin-silver(障碍)化合物。镍层作为扩散势垒区铜和障碍之间的材料。最后,问题材料第2或激烈的撞击或焊料球,是连接从死到董事会。

图3:焊锡撞电镀过程。来源:北欧电子包装指导

铜是一种低电阻率的材料,使它理想的互连。一次,该行业主要用于肿块或焊料球。但几年前,离开领导由于环境因素。“远离铅无铅tin-silver带给我们,”应用的贝茨说。“通常情况下,这是一个混合3%的镀银或少关于tin-silver。”

在今天的设备,疙瘩是60到100μm高和直径80 - 125μm,根据公司。千篇一律的疙瘩是至关重要的。如果他们不均匀,包可能遇到一些可靠性问题。

然而,这种技术是有限的。所以开始在65 nm,英特尔和其他从传统碰撞技术称为铜柱的微处理器。像疙瘩、铜柱子不是包装类型。相反,他们作为互连两个模具或模具板。

铜柱使更多的I / o,音高和更好的导热系数小,比传统的解决方案。“传统疙瘩使用某些焊料合金和崩溃在焊料回流,而铜柱子tin-silver帽高度,保持他们的对峙”说Nokibul伊斯兰教,产品技术营销副主任新科金朋。“传统焊料不可伸缩的非常好的球,而肿块密度可以显著提高铜柱。有一定的肿块直径要求传统镀疙瘩,而镀铜柱子可以小直径10μm 20μm。”

图4:碰撞技术代。来源:陶氏电子材料。

今天,逻辑,记忆和2.5 d / 3 d设备被安置在包使用铜柱。“甜蜜的地方我们看到(对铜柱)在小模数的应用程序在移动和消费市场,在那里你可以缩小你的模具尺寸和提高性能通过使用小模数铜柱技术,“伊斯兰教说。

“铜柱现在主流为倒装芯片互连,但它并没有完全取代标准的无铅疙瘩,”他说。“就产量而言,大约有65%到70%的倒装芯片包使用铜柱和平衡是无铅撞和其他类型的疙瘩。基于当前行业的趋势,它可能需要4到5年的时间对铜柱完全取代无铅疙瘩。”

与此同时,在某些情况下,铜柱生产过程类似于撞击流。例如,一个种子层沉积在表面。用ECD,镀铜层在种子层,其次是镍扩散障碍和障碍焊帽。

图5:镀铜柱流程流。来源:陶氏电子材料。

然后,柱子四周都是一种填充不足材料然后封装保护结构。“铜柱结构也有助于保持一个很好的对峙的高度,因此将增强毛细管填充不足/模制,未充满过程窗口,“伊斯兰教说。“通常,铜柱撞比标准硬焊料肿块,创造更高的压力在倒装芯片连接过程中死去。减少压力(电介质材料的性能),一个健壮的倒装芯片过程铜柱需要保护脆弱的死。”

还有其他问题。“极端性能或超性能(麋鹿/ ULK)层间电介质(ILD)材料结合先进的硅节点和大模尺寸更脆弱,容易破裂或分层在倒装芯片组装过程中,”他说。

事实上,铜柱技术是更复杂的比传统的疙瘩。例如,尺寸更小,铜柱直径正从50到100μm今天10到30μm在未来,根据道氏电子材料。

根据要求,支柱可能高,短或厚,可能有一个平顶或圆顶形状。无论如何,柱子必须统一,包括within-die (WID)不到5%的均匀性,根据陶氏。如果有柱结构的变化,包可能会遇到一些可靠性问题。

“关键要求铜柱形状、厚度均匀性和支柱”说Wataru立川,全球高级营销经理在陶氏电子材料包装金属化。“从电镀、厚度均匀性控制是很困难的。通常情况下,铜柱需要相对较高的电镀厚度。电镀速度也很重要。”

流,可能需要七到八分钟填满或板铜柱,陶氏笔记。显然,OSATs希望更快的儿童早期开发工具,但镀速度有一些缺陷,因为它会导致不必要的空洞的支柱,以及其他问题。“如果我们增加镀速度、厚度均匀性可以变得更糟的是,“立川说。“所以你有电镀速度和厚度均匀性。平衡这两个对于这个应用程序是一个非常具有挑战性的领域。”

还有其他挑战。”同样重要的是最小化within-feature形状变化和within-wafer一致性在电镀过程中一步实现较好的晶片碰撞收益,”波阿斯Kenane说,副总经理现在和包装在儿童早期开发林的研究。“此外,不同金属之间的相互作用,结合bumps-such铜、镍、锡和silver-could如果不谨慎处理集成缺陷引起的化学镀选择和正确的方法在儿童早期开发定制的工具。”

除了铜柱,电镀也起着很大的作用在扇出包的发展。在扇出,互联分散在包中,使更多的I / o。

图6:多级FO-WLP。来源:陶氏电子材料。

上面的插图是一个多层次的扇出包的概念。在这个例子中,两个不同的扇出包堆叠和焊接在一起形成一个扇出package-on-package(流行)。

扇出包有几个关键部分,包括mega-pillars和rdl。两个mega-pillars连接上下包在扇出流行。厚约200µm mega-pillar结构。为此,一致性需要不到10%。”,因为这涉及到厚镀,电镀的速度是非常重要的,“陶氏的立川说。

这个问题?“这些都是高大的结构和需要长时间电镀,”林Kenane说。“因此,一个高效的沉积过程是可取的总体所有权成本降到最低。”

在扇出,与此同时,I / o的死在一个地方,肿块可能驻留在另一个地方。行业使用rdl或微小的痕迹,这对光信号通路从死I / O疙瘩。用ECD, rdl镀铜。

今天,大约10μm rdl的线宽。5μm被认为是2μm研发的前沿。“让细纹像2µm或1µm线宽涉及几个挑战,“陶氏的立川说。“一个是厚度均匀性。的横截面铜痕迹变得非常小。机械强度很弱。如果有压力,铜很容易断裂或裂缝。因此,具有良好力学性能的一个关键需求。”

更加复杂的问题是,高密度扇出包可以有三到五RDL层。”朝着小行和空间需求,制造商正在开发各种镀via-RDL集成方案。最小化via-RDL电镀厚度的变化是很重要的,因为这可能会导致地形变化,从而在下游工序序列创建某些挑战,“林Kenane说。“最后,还应该注意,高密度wafer-level包可能是扭曲的结果强调在多层累积过程。因此,处理的能力和过程扭曲晶片(> + / - 5毫米翘曲)是一个重要的要求。”

图7:再分配层电镀。来源:陶氏电子材料

在另一个应用程序中,该行业将继续加大新一波的2.5 d /使用tsv 3 d芯片,使用一个单独的死与tsv 2.5 d或通过3 d模具运行它们。“我们也见证在矽通过解决方案交付使用的增加新一代高带宽内存(HBM)和CMOS图像传感器(CIS)设备,“Kenane说。

镀铜在tsv仍然是一个挑战。“一个关键需求是实现没有缺陷,自下而上通过填补高纵横比(> 10:1)结构往往不那么完美的种子覆盖,“Kenane说。“这需要工具和化学稳定缓慢的自下而上的填充过程中多个晶圆,代表一个独特的挑战。”

解决方案
考虑到挑战,儿童早期开发工具必须满足特定的要求。“还应该指出的是,儿童早期开发先进的包装也是不可逆过程关键步骤(即。,晶片不能应misprocessing的情况下)。保持严格控制儿童早期开发过程均匀性有着至关重要的作用在维护整体设备产量和减少晶片废,”他说。

还有其他要求。“客户想看到一个电镀系统先进、能力的各种不同的包装情况,”应用的贝茨说。“这是改变如此之快,他们需要足够灵活和高效的系统来满足其意外以及预期的需求。”

作为回应,应用材料最近推出了其最新的儿童早期开发工具。系统,称为Nokota, multi-chamber工具,支持150毫米,200毫米,300毫米晶圆的尺寸,和处理一系列的金属。它的平均超过350小时,降低电镀的成本。

在操作中,晶片填充芯片自动进入衬底的工具和密封在一个装配单元。通过各种细胞单元传输晶片。每个单元执行各种儿童早期开发的步骤取决于配方。

密封保护晶片过程中,从而防止泄漏流中。“一般情况下,投资的行业标准是一个密封环,或某种类型的safe-seal集会,在每个系统中室。所以晶片将被密封在每个电镀步骤之前,”贝茨说。”在我们的例子中,我们降低风险和增加晶片保护因为我们晶片一次。”

Lam也电话和其他出售高端儿童早期开发工具。然后,ClassOne技术和其他人提供儿童早期开发工具对小客户在200 mm晶圆尺寸和下面。

“工具(从大公司)是300毫米劳力,“ClassOne技术威特说。“一个人4英寸晶片做什么?他只买了一个工具,因为他不做每周5000晶圆。”

对于这些客户,ClassOne卖“镀一个通用的工具,可以用于各种不同的流程。我们可以卖一个小容量的工具,做这份工作,”他说。

不过,规模较小的客户可以是一个挑战。他们没有大的预算和需要大量的牵手。相比之下,大OSATs理解需求,但它们可以要求,使儿童早期开发一个具有挑战性的业务在几个层面上。

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