收缩或包吗?

先进的包装是迅速成为主流选择芯片制造商的成本集成异构组件在一个死继续上升。

尽管几年buzz的这种转变,但现实是它已经超过半个世纪来实现。先进的包装开始与IBM倒装芯片在1960年代,它得到了另一个刺激multi-chip模块在1990年代,特别是对mil /航空市场。不过,它永远不会成为第一个选择的商业芯片制造商因为收缩功能是便宜的硅区域,生态系统的工具和IP的扩展已经逐渐完善,和time-to-profitability更好的定义。

经济开始显著变化在16/14nm引入finFETs和双模式。设计和制造成本预计将增加在每一个新节点。收缩功能需要在5纳米新材料可能接触和互联,以及新的晶体管结构在5或3 nm(最有可能gate-all-around场效应晶体管)。还有大数值孔径EUV,新的蚀刻、沉积和检验设备。集体,这些步骤增加开发和制造芯片的成本在先进的流程时,有更少的芯片市场机会水汪汪的体积来抵消成本。

这些因素都没有一个惊喜半导体行业,尽管EUV继续延迟并迫使设计团队对metal1和metal2层采用多模式。然而,花了时间来发展可行的替代方案,并证明和完善它们。EDA供应商现在提供工具和完整的流向构建芯片使用各种包装选项,和有足够的封装芯片的生产在显眼市场证明这个选项是可行的苹果等厂商,AMD,华为、思科、IBM和Xilinx,以及等3 d与非,高带宽内存(HBM)和混合内存数据集。

此外,两个最大的IDMs -英特尔和三星-现在提供低成本的专有技术与铸造服务桥梁。和所有主要的OSATs提供一个或多个版本的扇出wafer-level包装,除了吗2.5 d和3 d选项。这反映在增长在所有领域先进的包装。

图1:平台,先进的包装收入的数十亿美元。来源:Yole发展地位的先进包装行业2017年的报告,2017年5月。

设计自动化工具
这个市场的增长的迹象之一是在自动化工具。三巨头的EDA供应商,节奏是第一个提供打包工具。公司进入市场早在1990年代,它一直在开发工具千禧年初以来基于观察模拟不规模。但它已近15年为这一愿景迁移到主流和其他EDA供应商认为这是一个值得研发投资的机会。

导师,西门子业务本月早些时候,引入了流和新的工具,先进的包装,。“现在的过程类似于硅过程,”基思·费尔顿说,产品营销经理为公司的先进的集成电路包装解决方案系统分部。“我们设想多种设计工具将会出现。所以你会看到两个包的扇出wafer-level包装,每个都有轻微的变化,以及在一边,堆死,芯片衬底晶片上(CoWoS) high-pin-count倒装芯片和system-in-package。”

费尔顿说这将工作与其他工具,包括DFM工具和PCB的分析和验证。

说:“这都是关于基于物理模拟约翰。李,总经理和副总裁有限元分析软件。“这不仅仅是半导体。热分析和力学模拟。如果你看看台积电的信息,你有硅wafer-level包装。你需要做同步热级为分析因为有明显的生理效应。可能包括7海里,10 nm, 16 nm,甚至老流程节点。但是热块影响系统的可靠性。如果你谈论电迁移你不是说热,那么你可能有一个悲观的世界观。如果你有一个non-pessimistic看来,这可能是危险的。”

董事长兼联合首席执行官Synopsys对此说,真正的关键是能够想象整个系统和构建组件和工具,在各种各样的包装方案。“IP,你必须描述它在任何情况下工作。整体仿真是系统仿真,以各种形式和多芯片系统。还包括软件。模型和原型的能力人们构建是至关重要的。包括数字和数字/混合信号。”

他指出,它还包括仿真和软件原型。“你需要硬件上运行的软件你没有,”de Geus说,是否在一个包或7海里SoC。

但为先进的包装将会添加这些工具对这些方法增加可预测性。

“EDA工具将产生很大的影响,”Jan Vardaman表示TechSearch国际。“你不能做很多事情没有设计工具,展望未来我们将会看到使用增加。只要你可以,你想去与老节点设计正确的如果你能分区。为此,设计工具是急需的。”

包装策略
“从一代又一代产品的发展,从第一代的方法成为常态,“欧李说,资深的工程总监日月光半导体。“作为我们推进先进的产品,我们可以扇出我们学会其他的产品。希望学习曲线和机器学习和吞吐量,我们可以提供这些产品。所以体积支持的最先进的产品和业务规模。更小、更分散的市场,这些东西可能不是。但对于产品要求,它可能更容易实现,因为我们学会了与其他产品。”

不过,市场碎片有影响。随着设计越来越由软件而不是分化实际上被编码到软件使用通用硬件platforms-no两个设计都是一样的,从终端客户更严格的要求。

“不同类别的产品都有不同的挑战,”李说。“但对于系统包,我们必须满足严格的客户需求。这是一个趋势为所有类型的高级包装。”

下一步是开始构建平台的碎片可以交换和更快,添加什么被称为“大规模定制”的方法使用包装。

“真正的机会是能够将一切都集成到一个平台,”斯科特·西科尔斯基说,全球产品营销副总裁新科金朋。“这将推动增长的下一个层次。eWLB(嵌入式wafer-level球阵列)是一个很好的机会让人们已经建造方式不同。”

公司采用这种方法速度还有待观察。扇出在高需求在过去的18个月,但开发这些类型的设备的容量是有限的。最近改变OSATs增加了他们的能力。

“现在有更多的能力来开发更多的设备,你很快就会看到更多的设备,”西科尔斯基说,注意包装作为集成平台也开始获得牵引力。“这是一个非常低成本的方法,因为你已经有了所有的积木。我们最初认为这将是一个流行格式与芯片通过结构。但当时我们认为,供应链是没有准备好。”

学习曲线
的一大进步在过去的几年中来自经验与先进的包装为各种不同的市场。

“人民做包装,测试和DFT现在摇滚明星”Mike Gianfagna说,负责营销的副总裁eSilicon。“复杂性增长即使包装。为2.5 d,你必须考虑到硅衬底,热机械应力,更多的分析。所以包装和DFT团队更早,在整个开发过程。DFT可以影响整个进度。”

目标是增加可预测性到设计过程,这需要时间来解决。然而,高管和分析师都同意可预测性正在改善。

“这是仍然没有常规,因为任何新技术或技术节点有一个学习曲线,“Gianfagna说。“几乎每个芯片上我们第一次做某事。但是我们做一个更好的早期识别问题和理解之间的交互芯片,内存,高性能I / O和衬底。”

布兰登,节奏工程集团主管说,所有主要的网络公司现在有2.5 d的设计作品。“你会看到明年的产品推出,”王说。“您还将看到更多的传感器,尤其是MEMS芯片,与其他芯片包。这些设计的本质是非常不同的,但是,直到最近,许多这些设计非常分割,所以一直很难创建一个方法。但因为传感器的方向是便宜这些会更标准化的单位。这将是更大的平台的方法,所以如果你需要什么东西你可以很快得到它。”

要做到这一点,需要一个multi-die合作设计,传感器参数调整的同时,其他的电子产品。

“我们将无处不在,你必须co-optimize他们,”王说。“这将变得更加electrical-centric。电子设计师仍然集中在终端设备的产量,和这个平台会让他们专注于电气性能和与传感器平台。每个系统都有传感器,但是你可以设计一个优化传感器中心特定的用例。这样如果你有五个传感器,它不是价格的五倍。也许只有1.3倍。这是一个标准的传感器或传感器中心,所以你知道它会如何。”

对平台的关注是这一战略的关键部分。它使它更容易增加异质性为设计更可预测的结果。但平台也可以大大降低设计成本,因为他们提供的规模经济和竞争的能力更多的公司。

“从我们客户正在寻找更多的指导和设计建议,“说,市场开发高级主管手臂。“去年我们介绍了设计指导,但不只是关于处理器。它也是关于性能和功率因数。我们也有一个预构建软件平台,帮助他们克服传统的障碍。”

的一个问题是,不再是一个最好的方法来完成。在过去,进步是衡量过程节点,强调异质性大大增加了一些可能的选择。并不是所有东西都是集成到一个单一的死,和在许多情况下IP变化很大一个铸造下甚至在同一流程节点。

“我们现在与我们的首席合作伙伴设计的方方面面,“Neifert说。”,甚至包括早期RTL,尽管通常这样做是在IP水平比在子系统级别。现在包括从安全的安全要求。我们试图找出任何薄弱环节,因此当我们一起领带都没有一个潜在的问题。”

这只是一个开始。EDA工具和流动的推出将添加一个全新的水平控制在这些设备。

“你会看到更大的精度,更小的特征尺寸,我们就可以开始看3 d设计,“导师的费尔顿说。”你可以为基质构建蓝图为“如果”的场景,你就能拥有芯片级模型,包括热验证。”

不同包装的目标是更多的前期分析选项,这将成为选择基质尤其重要,包装类型,IP以及内部和之间的互联芯片。

“这涉及到不同的用户类型,”费尔顿说。“有IC设计师和建筑师,是谁想出的包类型,这可能是die-stack-die或流行,然后他们的手去第二个团队做的包装设计。需要一个专门的解决方案和流程。从机械运动的EDA。”

结论
经过52年的摩尔定律,芯片设计和制造一个非常predictale死去。整个生态系统是在地方,这里就像一个完美的机器。高级包装需要时间来达到这一水平的可预测性,但有足够的缺陷制定系统的今天,和足够的例子成功的包装,它不再是一个巨大的赌博。创建更多的工具和可预测性,价格将继续下跌扇出和2.5 d实现。

多数业内人士认为,一些公司将继续收缩在最先进的逻辑节点,但越来越多的他们会更多的元素添加到一个包,逻辑。未来是异构的,最简单的方法把这些元素将会在一个包中,而不是在一个死。

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