5纳米晶体管将会是什么样子

芯片制造商目前正在大力发展16nm/14nm finFET工艺，而10nm和7nm也即将问世。

该行业也在致力于5nm技术。台积电希望在2020年之前推出5nm工艺。GlobalFoundries、英特尔(Intel)和三星(Samsung)正在为该节点进行研发。

但5nm技术仍存在许多未知和挑战。首先，5nm制程的准确时间和规格还不清楚。此外，还有几个技术和经济障碍。即使实现了5nm技术，也可能只有少数公司能够负担得起。

高德纳(Gartner)分析师鲍勃•约翰逊(Bob Johnson)表示:“我目前的假设是，5nm技术将会实现，但要到2020年之后才能实现量产。”“如果让我猜的话，我会说是2021年到2022年。”

在5nm芯片上，设计一个“相当复杂”的芯片将花费5亿美元或更多SoC约翰逊说。相比之下，根据Gartner的数据，设计一个7nm SoC将花费2.71亿美元，大约是28nm平面器件成本的9倍。

对于那些有能力迁移到5nm的人来说，在这个节点上有两个主要的晶体管竞争者——晶体管finFET横向的gate-all-around场效应晶体管．栅极全能(GAA)，有时被称为横向纳米线FET，是在其一侧包裹一个栅极的finFET。

事实上，在这个行业中，全能门的势头正在形成。“GAA晶体管提供比finfet更好的静电性能，这应该允许一些额外的栅极长度缩放，”Mark Bohr说，高级研究员和工艺架构和集成总监英特尔．

但是，全门技术的可行性还没有定论，这促使业界考虑5nm的finfet。无论架构如何，挑战在于开发出超越高端利基市场的5nm设计。否则，投资回报率是值得怀疑的。玻尔说:“我知道将会有5nm新一代，涵盖一系列产品类型。”

目前，全能门技术引起了最大的轰动，尽管这种技术在晶圆厂提出了几个挑战。制作图案、栅极、纳米线和互连都很有挑战性。此外，过程控制可能是一场噩梦。当然，以成本效益的方式制造门型全能fet的能力是关键。

为了帮助业界获得对栅极全能fet的一些见解，半导体工程研究了该技术的基本工艺流程和挑战。此外，还讨论了未来设备，如互补fet和垂直纳米线。

什么是全能门?
如今，芯片制造商正在大力发展finfet，但并不是每个人都处于领先地位。例如，在逻辑上，最佳点仍然在40nm和28nm平面节点上。

事实上，许多晶圆代工厂最近"经历了28nm业务的激增，特别是来自通讯客户，"联华电子执行长严宝文表示。联华电子)，在最近的一次电话会议上。例如，2016年第三季度联华电子的28nm晶圆厂利用率超过90%，高于前一时期的70%左右。

高端市场也在升温。从22nm和16nm/14nm开始，芯片制造商从平面器件转向finFET晶体管。原因是finfet有助于解决平面器件中的短通道效应。在finfet中，电流的控制是通过在翅片的三面各绕一个栅极来完成的。

最终，finFET遇到了几个问题。“后7nm时代，我们确实看到了一些挑战，”高通代工营销高级总监Kelvin Low表示三星．“每次我们缩小CPP(接触聚节距)时，我们都获得了更高的Vcc(电源电压)性能增益。我们认为我们现在在7纳米CPP尺寸的悬崖上。所以必须用不同的设备结构和不同的应力技术来解决这一趋势。”

此外，铜互连(设备中的微小布线方案)在每个节点上变得越来越紧凑，导致芯片中的电阻-电容(RC)延迟增加。勒夫说:“我们预计RC延迟将显著增加。”

一般来说，finFET可以扩展到5nm，尽管这可能需要新的通道材料。一个想法是为pMOS注入硅锗(SiGe)。

该公司战略规划高级总监Mike Chudzik表示:“这将使你在不必缩放(鳍)高度的情况下获得更高的性能。应用材料．“实际上，它不允许你缩放门的长度。但它提高了机动性。”

但一旦翅片宽度达到5nm左右，finFET就会失去动力。“你可以缩放你的鳍，”Chudzik说。“然后，突然之间，你就得到了量子限制。当鳍变得非常非常窄时，带隙就会增大。然后你的阈值电压上升。”

这就是芯片制造商对全能门芯片感兴趣的原因。“(全方位门)比我们现在做的要复杂得多，但这是finFET的自然发展，”公司高级副总裁兼首席技术官Dave Hemker说林的研究．

从表面上看，栅极全能类似于MOSFET，其中一个栅极夹在源极和漏极之间。此外，全能门还由finFET组成。但与今天的finFET不同的是，finFET的鳍是垂直的，而在门式全能中，finFET是侧转的。

栅极全能场效应晶体管还包含三条或更多纳米线。形成通道的纳米线是悬浮的，并从源端运行到漏端。规模是惊人的。例如,IMEC最近展示了一种栅极全能场效应晶体管，其中每根纳米线的直径为8纳米。

控制电流流动的高k/金属栅极结构填补了源极和漏极之间的间隙。

不过，问题还是很清楚的——为什么要去“门全能”?应用材料公司的Chudzik说:“实际上，我认为它在静电学方面并不特别好。”“你想要进入全能的大门，因为有可变性和可变性的表现。”

其他人同意了。“并不是说从finFET到gate-全能，你就能获得巨大的优势，”David Fried说Coventor．“你可以对晶体管进行一点额外的静电控制。”

弗里德说，最大的好处是可以缩放闸门的长度。他说:“这样，你就得到了全面的包裹，还有一点静电控制。”“‘全能门’也意味着你将获得一些‘门放大’。”

那么，哪个结构——finFET还是gate-all-around——更适合5nm?目前还不清楚，因为每种技术都有一些优点和缺点。

芯片制造商面临着一些艰难的决定。Lam的Hemker说:“将会有两个或三个或更多的finFET节点，这将是一个真正的问题，是改变材料，还是使用水平纳米线。”“晶体管没有改变，但(问题是)你能让I^on/I^off与你需要的特征大小一致吗?”

此外，在5nm制表上还有其他选择，比如2.5 d叠模和3 d设备等等。

EPFL的概念形象的门全能FET。

使gate-all-around
有几种方法可以制造门型全能fet。在一个简单的流程中，芯片制造商首先决定用于fet和fet结构的通道材料。pet的选择是硅，锗(Ge)或SiGe。对于fet，可以使用硅，SiGe, Ge或III-V材料。

Ge和III-V具有比硅更高的迁移性能，但这些奇异的材料存在缺陷和可靠性问题。因此，也许更简单的方法是使用硅和/或SiGe。Imec逻辑器件与集成主管Dan Mocuta表示:“硅锗是一种比跃迁到锗和III-V更为良性的材料。”

举个例子:Imec的栅极全能过程首先在块体上形成超晶格结构互补金属氧化物半导体衬底。Imec的超晶格方形结构由SiGe和硅交替层堆叠而成。理想情况下，堆栈应该由三层SiGe和三层硅组成。

制作(平)finFET
一旦超晶格堆被开发出来，finFET就形成了。在蝶泳全能比赛中，鱼鳍是侧着的。尽管如此，工艺步骤仍然遵循传统的finFET流程。使用离子注入器的传统掺杂技术，在超晶格方形堆的顶部形成源和漏。在堆栈的一端形成源，而在另一端开发排泄。

在这一步之后，超晶格结构的顶部是字母“H”的形式。然后，几次之后光刻技术蚀刻步骤，结构就像字母“H”。h型身材平躺着。

两边h型图中两个高大的结构(I I)分别表示源和漏。中间部分(-)是鳍的一部分。

这个过程带来了一些挑战。对于制版步骤，目前有两种光刻方法可供选择——极紫外线(EUV)光刻和193nm浸泡。EUV和浸没都需要在5nm处采用多种图版方案。

芯片制造商可以在5nm工艺上同时使用这两种技术。无论如何，他们想要7nm和/或5nm的EUV，以简化流程中的图案步骤。“如果没有EUV，掩膜层可能会爆炸，”三星的Low说。“对于EUV，我们谈论的是更少的掩膜层。”

然而，由于电源、光阻剂和掩模基础设施方面的诸多挑战，EUV仍未投入生产。

今天，ASML推出了最新版本的EUV扫描仪——NXE:3350B。13.5nm波长工具的数值孔径为0.33，半间距分辨率为16nm。

阿斯麦公司还将扫描仪的功率从80瓦升级到125瓦。反过来，这将使吞吐量从每小时55瓦提高到每小时65瓦。此外，ASML正在准备另一个版本的EUV扫描仪- NXE:3400B。NXE:3400B的目标是5nm，分辨率为13nm。

该公司还计划在今年或明年推出功率在200瓦(或以上)左右的电源。但就像以前一样，芯片制造商想要250瓦源的EUV扫描仪来将这项技术投入大规模生产。这将使吞吐量达到每小时125英里。

“我们还需要做更多的工作，以达到EUV光刻的吞吐量，我们需要它，”Harry Levinson说，高级研究员和高级主管技术研究GlobalFoundries．

此外，芯片制造商也在努力获得能够实现30nm半间距以下图案的EUV电阻。莱文森说:“如果我们的抗蚀灵敏度达到每平方厘米20毫焦耳，我们就可以接近浸入式三种模式的成本。”

“根据我们迄今为止看到的数据，我们不认为我们能够拥有足够低的线边缘粗糙度，每厘米平方20毫焦的电阻。但也许对于7nm节点，30毫焦耳每平方厘米是可能的。这并不能让我们的成本与沉浸感持平三重模式．但考虑到EUV光刻的一些其他优势，特别是周期时间，这可能仍然是一个真正的价值主张，并证明了在7nm使用EUV光刻。”

使纳米线
下一步可能是最困难的一步——制造纳米线。

在模式化步骤之后，该结构类似于h型图形。如上所述，两个高结构(I I)表示源和漏。中间部分(-)是制作纳米线的地方。

对于这一步，Imec和其他公司开发了一种替代金属闸门工艺。最初，中间部分是超晶格结构，由SiGe和硅交替层组成。

使用替换过程，目标是删除交替堆栈中的SiGe层。这反过来又使硅层之间有一个空间。基本上，每一层硅都构成了纳米线的基础。每根纳米线都用SiGe进行了拉伸，以提高通道的移动性。

理想情况下，一个设备应该有三条独立的纳米线。每根纳米线沿水平方向运行。每根纳米线都是悬浮的，从源头一直延伸到漏极。

基本上，三根纳米线被放置在彼此的顶部(顶部、中间和底部)。纳米线之间隔着一个空间，彼此不接触。

通常，芯片制造商使用蚀刻工具在这个栅极更换过程中去除材料。但传统的蚀刻机不一定能在门型全能所需的尺寸上工作。

挑战在于移除15埃或更少的缝隙中的SiGe。(1埃等于0.1nm。)另一个挑战是在不干扰设备其他部分的情况下移除SiGe。

在这一过程中，芯片制造商将使用下一代蚀刻技术原子层蚀刻(ALE)，它可以选择性地精确地在原子尺度上去除目标材料。理论上，ALE可以去除硅层之间的SiGe，而不会造成损坏或留下残留物。

应用材料公司全球产品经理Matt Cogorno表示:“我们的想法是有选择性地将硅锗移到硅中。”“因此，通过这种选择性蚀刻工艺，你可以制造出这些纳米线。”

然而，也存在一些挑战。“在纳米线下面形成了一个寄生通道。你必须找到一种方法来切断寄生通道的渗漏。”Imec的Mocuta说。“我们这样做的方式就是我们所说的地面掺杂。在我们沉积这个超晶格结构之前，我们对这个区域进行了掺杂。这样可以减少泄漏，提高阈值以下的斜率。”

Imec的门——围绕着场效应管，用两根堆叠的纳米线。

门和互连
现在，这个设备需要一个门。使用原子层沉积(ALD)、高k/金属栅材料沉积在源极和漏极之间的微小间隙中。所以，实际上，栅极围绕着每根纳米线。

“这里有一些严重的沉积挑战，”考文特的弗里德说。“在finFET中，你向下看栅沟。你可以看到鱼鳍。你到处乱放材料。你需要担心一下鳍的侧壁。但你可以看到你在哪里存钱。”

对于全能门将来说，情况就不一样了。“现在，当我往下看时，我看到了这些电线。我需要在它们周围放置材料在我看不到的地方。我需要一种高质量的保形涂层。”

其他人同意了。“你根本没有视线。你不仅要在电线周围涂，而且还要在电线的下面涂。它真的依赖于完美工作的化学物质，”ASM国际公司(ASMI)全球产品营销总监莫希斯·韦尔盖塞说。

解决方案?“我们将看到热性ALD的重新出现。这完全取决于化学反应，”Verghese说。一般来说，热ALD涉及两个反应物a和b的二元过程。第一种反应物a被泵入ALD室。晶圆被加工，然后化学物质被净化。然后，第二个反应物B，经历同样的步骤。

不过，最终，互连可能是5nm工艺的最大障碍。为了解决RC延迟问题，芯片制造商需要新的突破。“这是一个难题，”Lam的Hemker说。“你需要全方位地解决这个问题。这需要材料、设备、集成方案和设备布局的综合解决方案。”

接下来是什么?
在研发方面，芯片制造商也在关注3nm及以上的节点，尽管尚不清楚这些节点是否会实现。

对于3nm，业界正在探索水平栅全能fet和垂直纳米线fet。“我们也在与一些大学合作研究垂直纳米线，如果你真的能制作它们并与它们建立联系，那就太棒了。现在你已经把晶体管的性能和密度解耦了。你必须把它们缩小，让它们越来越小，所以每一代的泄漏量都在增加。这样，泄漏量取决于导线的高度，而填料密度是直径。现在他们更独立了。你仍然需要蚀刻这些东西并制造它们，还有很多工作要做，”Hemker说。

此外，互补FET也引起了一些关注。这个装置类似于水平门——全能门。一根纳米线是fet，另一根是fet。等等。考文特大学的弗里德说:“你将这些设备隔离开来，并将它们堆叠在三维空间中。”“这将是一种范式转变。这完全改变了电路密度。这真的很有挑战性。”

有关的故事
5nm技术会实现吗?
5nm Fab挑战