选择性沉积在哪里?

多年来，该行业一直在研究一种称为区域选择性沉积的先进技术，用于5nm及以上的芯片生产。

区域选择沉积，一种先进的自对准模式该技术目前仍处于研发阶段，该技术面临着一系列挑战。但更先进的技术形式正开始取得一些进展，可能正从实验室一点点接近工厂。

这项技术背后的概念并不新鲜。几十年来，芯片制造商一直在使用沉积技术，即在表面沉积一层材料的工艺。然而，在区域选择沉积中，想法是使用原子层沉积(ALD)将材料沉积在精确的位置。使用自底向上的方法，区域选择性沉积，有时称为区域选择性ALD，用于在设备上对微小特征进行图案和自对齐。它可能会减少光刻技术并在制造流程中蚀刻步骤。

图1:常规模式与选择性ALD来源:埃因霍温理工大学Adrie Mackus

多年来，业界一直在晶圆厂中使用各种形式的选择性沉积，将金属材料沉积在器件的金属表面上。但对于更高级的区域选择性沉积形式，工具必须在芯片中沉积不同的材料组合，例如金属在介质上，介质在金属上，介质在介质上。

这是研发和晶圆厂的一大绊脚石。对于这些应用程序，工具或流程并不存在，至少在生产中是这样。然而，要使这些材料具有高选择性和良好的产率还存在挑战。一般来说，这项技术背后的机制很复杂，而且还没有得到很好的理解，而且一段时间以来进展缓慢。随着芯片制造商想方设法扩展现有技术，对该技术的需求已经冷却，这也于事无补。也有人持怀疑态度，认为这项技术太过时了，或者永远不会起作用。

然而，在区域选择性沉积领域，人们的情绪开始发生变化。“每个人的雷达屏幕上都有它，”埃弗拉因·阿尔塔米兰诺-桑切斯(Efrain Altamirano-Sanchez)说Imec．“它肯定在向前发展。进展缓慢，但稳定。我们开始了解区域选择性沉积机制的某些部分。对我来说，这是关键因素之一。一旦我们理解了其中的机制，事情就会很快得到解决。”

显然，业界正在研究5nm及更远的技术。例如，台积电(TSMC)最近宣布在该领域取得了突破。此外，Applied Materials、Lam Research、TEL等公司正在研发选择性沉积工具。目前尚不清楚这项技术何时会出现，因为该行业一直在保密。

模式的挑战
多年来，业界能够相对轻松地扩展传统的平面晶体管。然后，在22纳米/20纳米技术上，芯片制造商在几个方面遇到了问题。

在设备上打印特征的关键制造技术光刻技术达到了一个临界点。极端的紫外线(EUV)光刻技术是下一代的制版技术，当时还没有准备好。此外，基于193nm波长技术的最新光刻扫描仪在80nm间距或40nm半间距时达到了物理极限。

行业解决了这些问题。在22nm/20nm工艺上，该行业将今天的193nm光刻技术与多种图案相结合。在多个模式，其想法是使用一系列工艺步骤来扩大芯片的特征尺寸。最著名的例子是自对齐双模式和自对齐四模式。

多重模式扩展了IC缩放，但也增加了过程中的步骤数。在每个节点上，芯片制造商还必须使用流中的一系列屏蔽步骤处理更多的层。

一个28nm器件有40到50个掩模层。相比之下，14nm/10nm器件有60层，而在7nm时，这一数字预计将增加到80至85层。

然后，每个节点的设备特征都变得更小。最重要的是，这些特征必须精确，并放置在设备每一层的确切位置上。

因此，对齐各种特性和层变得更加困难。简单地说，一个或多个特性可能最终出现在模式中的错误位置，导致所谓的边缘放置错误(EPE)。EPE是测量布局中预期和打印特征之间的差异。EPE会影响芯片的成品率。

事实上，早在2015年，英特尔先进光刻技术的前主管Yan Borodovsky就警告说，EPE将成为限制摩尔定律．(博罗多夫斯基现已从英特尔退休。)

当时，Borodovsky表示，现有的光刻解决方案无法解决设计中的所有EPE问题。为了解决这个问题，他敦促业界开发一种称为区域选择性沉积的新技术。

因此，该行业开始研究选择性沉积，但该技术被证明是一个巨大的挑战。“选择性沉积非常具有挑战性。这就像在暴风雪中试图控制每一片雪花应该落在哪里。你如何确保雪只覆盖屋顶而不是街道?使用材料工程来定义不同功能的能力是至关重要的。应用材料他在最近的一次采访中说。

同时，业界继续使用现有的模式技术，例如SADP/SAQP。但传统方法在10nm/7nm工艺上面临一些EPE挑战。

因此，在向10/7nm及更远方向推进的过程中，选择性沉积领域正在升温。“我们已经开始越来越重视选择性沉积。原因很清楚。对于许多结垢问题，选择性沉积可以使未来的结垢成为可能。这不仅适用于产品的后端，也适用于产品的前端。林的研究在最近的IEEE国际互连技术会议(IITC)上。

选择性沉积不会取代现有或未来的模式解决方案。如果它成功了，它将为芯片制造商提供另一种模式工具箱技术。

正如之前所承诺的，它可以帮助解决未来设计中的一些EPE问题。例如，当前和未来的晶体管类型在本质上正变得更加三维。在芯片中，触点和过孔在同一方向移动。

“大多数架构的趋势都指向3D。对于逻辑和记忆来说都是如此。电话他在IITC的一次演讲中说。“我们希望越来越多地朝着垂直方向发展，并走向硅纳米线/纳米片或CFETs。为了实现这一目标，先进的模式将是持续扩展的关键。”

Nanosheets、纳米线及互补的场效应晶体管(CFETs)是下一代晶体管类型。为了给这些类型的设备设计图案，芯片制造商将需要各种光刻技术。

但在设备的许多部分，芯片制造商将更加依赖于沉积和蚀刻。但对于高级节点，它们将需要新的技术。Tapily补充说:“我们相信选择性沉积和选择性蚀刻将是这些节点的基础。”

选择性蚀刻包括原子层蚀刻(啤酒)。ALE由几家供应商提供，有选择性地去除目标材料，而不损坏结构的其他部分。

ALE与其他工具一起工作，用于逻辑和内存。在未来，如果这种新奇的技术出现的话，ALE还将研究区域选择性沉积技术。

什么是选择沉积?
选择性沉积并不新鲜。多年来，芯片制造商一直在使用外延反应器在表面沉积薄膜。Epi是选择性沉积的一种形式。

还有其他形式。例如，在晶体管的顶部，芯片制造商创造了微小的布线方案或互联在设备。使用化学沉积或其他技术，在结构上选择性地沉积一层覆盖层，以防止电迁移。

在IITC, Lam Research发表了一篇论文，扩展了化学沉积的使用，这是一种选择性沉积的形式。Lam描述了一种用于在过孔中沉积钴的预填充工艺。

对于这个和其他应用程序，该行业已经掌握了在芯片的金属表面上选择性沉积金属材料的能力。

该行业还希望将金属沉积在介质上，并将介质沉积在设备中的金属上。这就是区域选择性沉积的由来。将ALD与专门的化学物质或前体相结合，区域选择性沉积有望将这些和其他材料集沉积在设备中。

这是一个巨大的挑战。一般来说，对于这些应用程序，区域选择沉积或任何其他现有的晶圆厂工具尚未在实验室或晶圆厂一致工作。

埃因霍温理工大学教授Erwin Kessels和Adrie Mackus说:“有些选择非常具有挑战性，比如在金属存在的情况下金属对电介质，或者在电介质存在的情况下金属对电介质。”“这是因为一旦沉积开始，你就会得到两个具有相似化学特征的区域(即两个表面上都有金属，或两个表面上都有介质)。

“另一个大问题是缺陷，”Kessels和Mackus说。“有些过程似乎在研究实验室中非常有效。但是选择性还不够好，不能沉积足够厚的薄膜，不能在大面积上有选择性，也不能在不显著影响收率的情况下有可靠的工艺。缺陷在这里扮演着非常重要的角色，因为这种缺陷位点通常会失去选择性。”

尽管如此，该行业仍在继续推进这项技术，类似于今天的ALD。在今天的晶圆厂中，ALD工具在原子尺度上一层一层地沉积材料。ALD涉及两个反应物a和b的二元过程。第一种反应物a被泵入ALD室。晶圆被加工，然后化学物质被净化。第二种反应物B也经历同样的过程。

然而，ALD通常会在整个表面沉积薄膜，而不是在特定的地方。因此，对于区域选择性沉积，油气行业需要改进ALD工具或从头开始构建的新系统。区域选择性沉积也使用ALD，但与传统ALD不同。不同的是，你欺骗了ALD过程，让它在材料A上生长，而不是在材料B上生长。

主要的挑战是理解和控制薄膜成核。“我们都知道原子核在表面上形成，它们有不同的形状。它们有不同的大小，而且还在生长，”北卡罗来纳州立大学工程学院教授格雷戈里·帕森斯说。“表面能量驱动这些原子核的形成。这其中的基本物理原理是从能量平衡的角度来理解的。”

关键在于分子与表面的初始反应。“这就是我们在这里讨论的问题，在ALD的第一步中，分子如何与表面相互作用。这才是真正的挑战，”帕森斯说。

同时，实现区域选择性沉积-前驱体选择性吸附的途径主要有三种;共反应物选择性吸附;以及选择性功能化，根据埃因霍温理工大学的说法。

选择性前体吸附是指ALD工具将选择性地在表面的一个区域生长材料，而不是在另一个区域生长材料。

图2:特定材料上的区域选择性ALD。资料来源:埃因霍温理工大学Adrie Mackus

选择性前驱体吸附更为复杂。例如，在这种情况下，你可以使用分子气体作为共反应物。一种物质可以在共反应物存在的表面生长，但不能在其他部分生长。

图3:通过催化氧活化源在贵金属上沉积金属氧化物的区域选择性原子层:化学。脱线。2018,30,663−670，斯坦福大学，埃因霍温理工大学，全北国立大学，丰田

选择性功能化是一种工具在表面上生长自组装单层(SAMs)。SAM形成了一个小面具。然后，在表面沉积所需的材料。材料在未被掩膜覆盖的表面成核。

图4:使用SAMs的选择性沉积来源:Adrie Mackus，书章:区域选择性ALD的纳米图案，Lee和Bent，在纳米结构材料的ALD中，Wiley, 2012

使用这些方法和其他方法，仍然存在一些挑战。例如，在一个应用程序中，您希望将材料放置在一个区域而不是另一个区域。

然而，在这个过程中，选择性有时会丧失。埃因霍温科技大学的研究人员称，非生长区域有时会发生不必要的变化。

一种解决方案是在流程中添加修正步骤。埃因霍温理工大学的Kessels和Mackus说:“由于传统的ALD工艺通常不能提供所需的选择性，部分原因是非生长区域在沉积过程中发生了变化，目前许多研究小组的工作集中在纠正步骤的实施上，例如添加抑制剂，或从非生长区域蚀刻不需要的材料。”

其中一个矫正步骤包括使用ALE，它可以与选择性沉积一起工作。ALE去除非生长区域或其他区域不需要的材料。

剂量抑制剂是另一种解决方案。他们说:“为区域选择性ALD设计新的前体是可能的，但在实践中非常具有挑战性，因为ALD前体已经必须满足许多要求。”“因此，更有希望的方法是在ALD周期中增加一个步骤，在这个步骤中使用所谓的抑制剂分子。这些抑制剂分子应该有选择性地吸附，并随后阻止前体吸附。通过这种方式，抑制剂分子提供了选择性，而不会影响ALD前体的性能。”

从实验室到工厂?
对于生产来说，芯片制造商可能不需要每一种选择性沉积技术，但至少有一个领域是他们感兴趣的。他们说:“目前看来，区域选择性ALD的主要应用是为5nm节点制造完全自对准的过孔。”“我们知道，包括芯片制造商和原始设备制造商在内的许多公司都在研究这一应用，这表明它可能会更接近量产。”

该技术还有其他应用，但该行业仍必须克服一些重大障碍。Imec的Altamirano-Sanchez说:“从某种意义上说，我们已经开始了解选择性沉积是如何工作的，这方面已经取得了一些进展。”“但就缺陷而言，我们仍在受苦。沉积层的厚度仍然非常有限。正常情况下，我们最大约10nm，缺陷很少。如果你想增加厚度，那么缺陷就会呈指数增长。所以我们必须在厚度和缺陷之间做出妥协。”

在完全自对准通孔的情况下，该行业也面临一些障碍。自对准通孔是芯片中铜互连方案的一部分。互连装置位于晶体管的顶部，由微小的铜线组成，将电信号从一个晶体管传输到另一个晶体管。

多年来，该行业一直使用双大马士革工艺来制造芯片中的铜互连。在这种流动中，低k介电材料沉积在器件表面。

然后，光刻工具在表面上画出类似孔道的结构。图案被蚀刻，形成微小的通孔。最后，通孔中填充铜。

然而，在每个节点上，精确地绘制和填充每个微小的通孔变得更加困难。EPE问题可能突然出现，从而影响芯片的性能。

这就是区域选择性沉积可以使用的地方。与以前一样，芯片制造商将执行相同的光刻和蚀刻步骤来形成过孔。然后，ALD工具将微小的介电材料沉积在介电材料之上。材料位于每个通道之间。实际上，沉积的介电材料将充当框架或向导。理论上，你可以更精确地填充小孔。

“为了实现这一点，你需要在电介质上选择性地生长电介质。电介质必须是低k，不是超低k，但必须低于5，”阿尔塔米兰诺-桑切斯说。

在研发方面，该行业正在研究可以实现这一目标的工具。最近,台积电宣布了一种采用选择性沉积的介电对介电工艺。不过，目前还不清楚这项技术何时能投入使用。“我们开发了一种创新的选择性介电沉积介电工艺。该工艺可以作为通过蚀刻的蚀刻停止，”台积电研发、设计和技术平台高级副总裁Y.J. Mii在最近的一次活动中表示。

还有其他方法来沉积介质。工具在通道中存放SAM。地对空导弹将起到阻断剂的作用。然后，你会进行介电对介电沉积。

sam很有前途，但它们也有一些缺点，因为它们往往是高k材料。他说:“它们不能用于这个整合计划。”“当你在上面放置高温沉积时，sam无法承受这种温度。所以，你不会有选择性。”

那么在生产中金属对介电或介电对金属是怎样的呢?到目前为止，该行业在这一领域几乎没有公布任何结果。“从根本上说，这是非常复杂的，”他说。

目前看来，这些技术距离投产还需要几年时间。介电对介电更接近。Metal-on-metal已经制作多年。

无论如何，在芯片规模化的技术和成本挑战中，该行业需要新的突破。但目前尚不清楚区域选择性沉积是否能及时实现5nm及以上的工艺。事实上，它还有待证明，它将在晶圆厂工作。

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