工厂问题7和5 nm

比赛向7纳米逻辑节点在7月正式拉开帷幕,当IBM Research, GlobalFoundries和三星共同推出公司声称是什么行业的第一个7纳米测试芯片功能的晶体管。

当然,他们并不孤单。英特尔和台积电也分别赛车7纳米技术发展。研发实验室,芯片制造商也正在做技术5海里。不用说,7和5 nm的时机和确定性,尚不清楚。

在任何情况下,有两种基本的晶体管候选人第七点finFET和横向gate-all-around纳米线场效应晶体管,有时被称为横向纳米线场效应晶体管。在5海里,这个行业是倾向于横向纳米线场效应晶体管。

7海里finFETs,芯片制造商将需要高鳍来提高驱动电流。FinFETs也将有新的通道材料来提高流动性。

第二个选项,外侧纳米线场效应晶体管,基本上是一个进化finFET的一步。”认为这是finFETs打开他们的两侧门包裹住了,”Michael Chudzik说高级战略规划主管应用材料。“它增加了门区域,这样你在关闭该设备更有效。”

纳米线场效应晶体管提供更好的比finFETs静电学,但纳米线场效应晶体管是更加困难的工厂。不过,finFET和纳米线场效应晶体管使用许多相同的流程步骤。的一个主要区别是,纳米线场效应晶体管的底部设备上需要复杂的过程。

规模设备7和5 nm,该行业需要新的突破。“如果你看看路线图,有很多小和大的创新是必须的,“说Steegen,高级副总裁处理技术IMEC。“你不能销一个。这一事实EUV需要的是明确的。我们还需要正确的“肾上腺脑白质退化症”材料。尺寸太小了。所以你如何建立彼此的堆栈顶部是至关重要的。当你在纳米级时,你需要有正确的计量。”

帮助该行业领先,半导体工程已经组建了一个列表的一些更具挑战性的流程步骤7和5 nm。

模式和面具
7海里,模式是最大的挑战。ASML Holding以及芯片制造商,交叉手指,希望极端紫外线(EUV)在7纳米光刻终于准备好。

“我们所有人都在等待交付的EUV,“说开尔文低,铸造营销高级总监三星半导体。“这项技术是生产价值,使用正确的工具和经济的正常运行时间每天吞吐量。”

理论上,EUV将简化模式的过程。和多个成像与193 nm液浸式光刻技术,有34个光刻技术步骤和60 7纳米计量步骤,根据彼得·维尼克,ASML的总裁兼首席执行官。相比之下,仅仅6光刻技术步骤和7 28纳米计量的步骤。

与EUV,只有9光刻技术步骤和12计量步骤7海里,维尼克说。即便如此,芯片制造商仍然需要两种EUV和多个模式7海里。,最终,决定把EUV投入生产取决于电源的成熟度,面具基础设施和抗拒。

今天,oft-delayed EUV光源可以产生80瓦的电力。但芯片制造商希望250瓦带来EUV进入大规模生产。“源力量是存在的,但它需要改进,“说Pawitter Mangat,高级经理、副主任EUV光刻GlobalFoundries。“它必须显示可靠性和可用性。”

还有其他问题。每个节点的线条变得更窄,行业面临着增长,和问题,问题称为直线边缘粗糙度(l)。我基本上是一个偏差边缘的一条线。说:“l是一个线宽变化戴夫Hemker,高级副总裁兼首席技术官林研究。“这并不与特征尺寸规模。”

与此同时,像以前一样,光掩模光刻息息相关。在7海里,光掩模制造商可能需要准备传统的光学和EUV掩。

光学面具将是复杂的,昂贵的,在7海里。“因为需求增加的过程窗口晶片,面具上的形状画正变得越来越小,“说阿基》首席执行官d2。“比ArFi EUV掩模的形状不太复杂(193海里ArF浸)在这些节点。但EUV面具带来其他问题。例如,阴影校正和其他影响在晶圆级掩模的数据量有可能爆炸。另一个例子是中档EUV掩的校正成为必要,因为更广泛的分散的工序过程中电子的多层反射罩。”

工厂流动和变化
模式、CMP、沉积、腐蚀和其他流程步骤将挑战7和5 nm。未来的设备需要与薄结构,精确和保形电影。和芯片制造商将继续应对结构只包含有限数目的原子。

“这看起来几乎就像是很多的技术都被并行工作,”鲍勃说荷兰制杜松子酒,ASM技术营销主管国际(ASMI)。“做制造业的产量,有可靠的设备,将很难做。”

考虑到这些因素,芯片制造商面临着有时会被人们忽略的挑战,即过程变化。变化可以被定义为任何偏离预期的目标。

工厂有各种来源的变化,包括在死去,在晶片,和一个工具室,另一个室之间,根据Harmeet辛格,公司副总裁林研究介质腐蚀产品。

“变异控制是下降到原子尺度,“说Amulya Athayde,高级应用材料的全球产品管理总监。“门基民盟在埃不是纳米一致性需求。”

有选择性的过程
在当前和未来的节点,芯片制造商将需要新奇的技术称为选择性沉积和选择性去除。结合小说化学和原子层沉积(ALD)或分子层沉积(MLD)工具、选择性沉积是一个沉淀的过程材料和电影的地方。

“基本上,我们的大多数处理今天是完成基于视线能力,”亚伦说中国农历新年庆祝活动之前更换灯笼内,副总统的过程技术和逻辑在Imec设备研发项目的主任。“但很快,你将开始通过结构和建立隧道结构通过从顶部你看不到。所以这个行业需要找到一种方法来做选择性沉积。这些技术是有点,但他们都不够成熟。”

芯片制造商,研发组织和大学都致力于选择性沉积。“它仍然在研发阶段,但这是接近现实,“ASMI本说。

材料也必须使用相关技术称为选择性移除或删除原子层腐蚀(ALE)。酒是一种下一代等离子蚀刻技术,使分层技术,或一个原子,蚀刻。“原子层处理规范现在对于许多应用程序,”林辛格说。”(ALE)让我们扩展逻辑路线图。”

互联
在芯片生产,backend-of-the-line (BEOL)就是互联形成在一个设备。Interconnects-those微小的布线方案在每个节点设备变得更加紧凑,从而导致芯片阻容(RC)延迟。

BEOL需要新的工具和材料。“你怎么能获得更多的性能finFETs吗?你可以让它更高,这样你可以得到更多的电流。但是如果你让它更高,你可能有更多的阻容。问题是你能克服它,”Imec的Steegan说。

在5 nm,问题变得更糟。“问题是在互连布线的方式完成。不仅仅是在电阻和电容,但如何连接晶体管。我们看到很多拥堵,“Imec的中国农历新年庆祝活动之前更换灯笼内说。

因此,该行业可能需要考虑另一个路径。”这个论点迫使我们做3 d堆叠,“中国农历新年庆祝活动之前更换灯笼内补充道。

检验和计量
晶片检查,发现科学的杀手缺陷芯片,被拉伸到极限。光学检验,主力技术的工厂,正在努力在20 nm和检测缺陷。和电子束检查可以发现微小的缺陷,但技术是缓慢的。

超过10海里会发生什么呢?“我们仍然相信(光学检验)是路要走,”基思·威尔斯说,高级副总裁兼总经理KLA-Tencor赢得部门,在最近的一次演讲。KLA-Tencor光学检验工具运行在波长190纳米。试图捕捉更多的缺陷,公司正在开展一个接头- 190 nm波长技术,威尔斯说。

此外,业界正致力于新一代多波束电子束技术检查。但这种技术可能没有准备好直到2020年。“具体时间将取决于迅速方面的核心技术可以扩展梁和梁的数量目前,“说马特•马洛伊Sematech资深技术专家。Sematech /蔡司和其他人正在开发多波束电子束检测技术。

同时,计量的科学测量结构和电影,是另一个问题。今天的计量工具能够测量结构两个维度,并在三维空间中在某种程度上,但这并不是足够的当前和未来设备的复杂性。

事实上,没有单一的计量系统,可以衡量一切。因此,芯片制造商必须使用不同的计量工具。“随着行业7和5 nm,会有一个急剧下滑的信噪比计量工具。互相补偿这种不确定性的测量工具,会有一个更大的需要多种计量方法。这意味着混合计量是不可避免的,”李Keibock说,总统的公园系统,原子力显微镜(AFM)供应商的工具。

在混合计量,芯片制造商使用不同工具的混搭技术,然后结合的数据。然而,“混合计量仍处于发展中阶段,”李说。