设计2.5D系统

随着越来越多的设计达到了十字线的极限，或者受到了产量下降的影响，迁移到2.5D设计可能会提供一条前进的道路。但这种先进的包装也带来了一些额外的挑战。

你如何适应和改变你的设计团队可能取决于你过去的关注点，或者你想要达到的目标。有业务、组织和技术方面的挑战。

乍一看，2.5 d设计——或者一些人所说的异构集成——就像一个用硅实现的微型PCB。组件被放置在基础层上，然后组装成一个包。这就是第一个重大区别的来源。你是想从一个印刷电路板或罗马数字世界变成2.5D设计，你是想把一个单芯片SoC分成多个部分吗?我们的目标是将更多的功能打包到一个包中，还是像DARPA的方法一样，通过使用预先设计和预先验证来加快和降低设计过程的成本chiplets?

起点定义了您将面临的变化量以及沿途的潜在陷阱。本系列的第一部分基于早期采用者如何使用这种打包方法来研究行业的总体状况。这里的重点是开发流中的一些更改。

造成困难的原因是ASIC团队和封装团队这两个团队正在一起工作，他们之间的职责正在发生变化。Monozukuri创始人兼首席执行官Anna Fontanelli表示:“传统上，硅和封装设计环境，以及相关的工程专业知识和工具都是分开的。“IC设计是在Unix工作站上完成的，封装设计是在Windows PC上完成的。封装在完全独立的硅设计流程的末尾被设计成商品。现在，团队被迫转向完全集成的芯片+封装和周边PCB设计流程，这考虑到在3D设计空间中工作时互连的复杂性。”

这两个群体的文化是不同的。“如果我们回想一下PCB级别或MCM级别的系统，至少就制造商而言，它们的设计是相当宽松的，”克里斯·奥尔蒂斯(Chris Ortiz)说有限元分析软件．“他们没有严格的设计规则。在芯片方面，他们有非常严格的设计规则。在2.5D流程中，他们必须遵守许多设计规则。与过去相比，这将限制犯错的危险，但他们仍然需要像在芯片领域那样审视和分析事物。”

来自ASIC/SoC世界的设计团队可能有最少的变化。“ASIC流程相当成熟，并没有显著变化，”托尼马斯特罗安尼说，先进的封装解决方案总监西门子EDA．“不同的是，ASIC设计团队和封装设计团队之间需要更多的合作，只是为了让所有东西都能相互连接。封装内部的互连传统上是由物理设计团队完成的，但对于硅插入器，它主要由ASIC团队拥有。我们需要与包装团队进行相当多的合作。”

那些来自包装方面的人可能会看到更大的变化。“传统的包装设计师可能有一个适合层压板式包装的工具- bga风格的设计工具，”John Park说，他是英特尔IC包装和跨平台解决方案的产品管理集团总监节奏．“当他们从这种技术过渡到在硅上设计产品时，第一件事就是他们输出的是GDS数据，而不是Gerber数据。他们不再去工厂打工了。他们要去一个硅晶圆厂。一旦你转换到输出GDS，你还必须在你的流程中添加签收。人们通常不会用硅来做东西，除非已知它们是干净的drc和lvs。对金属填充物的要求更高。”

团队技能也可能发生变化。西门子的马斯楚安尼说:“大公司可能拥有所需的技能，但他们可能没有合作过。”“他们需要一起工作，所以无论他们是否重组组织来拥有这些能力，或者他们只是意识到他们不能只是独立工作，他们需要一个协作的设计环境。”

不断发展的流程
目前，该行业还没有标准化的单一流程，而且由于该领域正在迅速发展，这种情况不太可能很快改变。

目前，人们关注的焦点主要是无源硅插入器，但未来很可能会出现有源硅插入器或3D堆叠，这将产生重大影响。Cadence公司的Park说:“无源硅中间层只是金属，通常有三到四层金属层，所以你只是用金属布线把它们连接在一起。”“你不是在插入缓冲区或创建逻辑。它与我们的行为密切相关system-in-package(SiP)或多芯片模块(MCM)，在那里您使用裸模并将它们连接在一起。在硅中间体的情况下，大多数芯片都有微缓冲器，所以它们将类似于完整的芯片，它们将有自己的测试等等。至少在接下来的几年里，这种方法将类似于MCM, SiP。”

向中间体添加功能将放大所需的一些更改。马斯楚安尼说:“对于被动介入者来说，这只是一个路由问题。”“这不是地点和路线的问题。最初，您将看到一些简单的东西，如缓冲。当你有了长长的痕迹，你就只能死到此为止。然后你必须考虑为较长的信号设置缓冲区，特别是像测试信号这样的东西。然后，您将不得不开始使用位置和路由工具，这将需要更多的ASIC流。他们将需要利用时序驱动的放置，以及模具之间的静态时序分析。许多仅限于ASIC领域的设计和验证功能现在将被拖到整个包中。”

有些问题源于复杂性，而另一些则与物理有关。”插入器制造需要对工艺和材料进行修改，”德国达姆施塔特默克公司EMD电子公司半导体解决方案研发主管马克·奥尼尔说。“这也带来了在2D芯片制造中从未经历过的额外挑战。这包括大的、高纵横比的穿过基底孔、高抛光率/独特的选择性CMP泥浆，以及在比标准互连更大尺寸尺度下材料性能的影响，如CTE(热膨胀系数)不匹配、粘附性和界面应力。我们需要新材料来应对这些挑战，而材料创新是包装集成进步的关键，以提供可靠的性能。”

流程中有几个方面会受到影响——体系结构的探索和规划、芯片和中间程序的设计和实现、系统在功能和物理层上的集成和验证，以及签名。

这是添加一些步骤并修改其他步骤。图1显示了添加到设计流中的问题随时间的演变。

图1:芯片设计中包含的其他关注点。来源:节奏

建筑分区
在划分功能时可能会犯错误。“任何形式的互连的使用都意味着必须在要细分的芯片中找到一个自然的分割点，”英特尔标准副总裁布莱恩·霍尔登说Kandou．“这种划分必须使重要的电路位于每个小芯片上，以便从将较大的芯片划分为小芯片中获得收益。将芯片分离成瓦片，可以用不同数量的瓦片芯片制作不同版本的解决方案。瓷砖解决方案的一个经典设计问题是设计一个有效的通信系统来处理彼此不直接连接的瓷砖之间的连接。多年来，针对这一问题已经开发了许多解决方案，包括路由器结构和环面网络。”

但这只是谜题的一部分。Cadence公司产品管理高级总监Vinay Patwardhan表示:“就像2D设计一样，必须进行早期的楼层规划，建筑师需要了解下游的情况。”“在进行分区和楼层规划时，他们不仅需要意识到2D电线的下游影响，还需要意识到3D结构tsv．他们在安置上会有什么限制和规则?他们正在集成的芯片或他们正在使用的互连标准施加了什么限制?在此基础上，他们可能不得不调整楼层平面图或分区。对于单个2D芯片或SoC来说，迭代已经足够困难了，但想象一下，如果我们谈论的是在中间层上组装7nm工艺的ip ?如果你能更早地意识到流中下游的物理物质，你将获得更有效的收敛。”

然而，公司可能无法在一个人身上找到所有必要的技能。公司产品营销总监肯尼思•拉森(Kenneth Larsen)表示:“来自多个学科的人将不得不在一起工作。Synopsys对此．“在某些情况下，这将包括内部封装人员、ASIC团队、热与信号完整性(SI)和电源完整性(PI)人员、DFT、静态时序，然后显然是系统架构师。一些挑战，以及对旧工作流的一些改进领域，实际上是关于跨这些学科的协作。不再是一个人把一切都搞清楚了。这更像是一个迭代和协作的环境。”

他们需要一种共同的沟通方式。Ansys 3D-IC芯片封装系统和多物理场总监兼产品专家Sooyong Kim表示:“需要进行权衡研究，以确定每个芯片或芯片内的芯片的正确位置，或从一个芯片连接到不同的芯片。”“接口是什么?多少个颠簸?有多少tsv ?tsv的密度是多少?根据SI影响，PI影响，或机械影响，制造这些接口需要多少层?在这个阶段，他们没有完整的细节，但他们需要能够准确地提出所谓的原型流程。在计划阶段，他们需要能够做出70%的决定。这个计划应该一直保持一致，直到签字。”

虽然这可能需要一个团队来完成，但这个团队仍然需要一个领导者。Monozukuri的Fontanelli说:“早期的可行性和建筑研究避免了潜在的灾难性配置，这可能会导致大量时间浪费在设计上。”一个新的工程师应该从早期阶段开始领导和监督系统设计活动。这个人应该了解设计目标，对最终的电子产品有完整的了解，并拥有达到预期产品性能所需的约束条件。”

这将对建模等方面提出额外的要求。马斯楚安尼说:“团队必须开始使用更高级别的模型，并在开发过程中添加细节。“例如，一旦你有了初始的地点和路线，你就可以开始进行更详细的功率分析和更详细的热分析。这发生在整个过程中。对于插入器，有些工作必须等到asic的布局牢固之后，然后开始进行微碰撞规划。这是需要进行大量合作才能实现同步的地方。”

可能还需要新的模型。Cadence的Patwardhan说:“随着越来越多的功能被添加，对每件作品都有多种表现形式的需求会越来越大——这里的多种表现形式指的是多个抽象层次。”“这包括每个IP内部的内容，以及IP外部的视图，这将是系统级集成人员所需要的。如果他们能在相同的视图、相同的数据库中，提前看到插入器将要发生什么，这将缩短整个实现循环。基本上，他们通过使用边界模型或接口模型来模糊边界。”

帮助也可能来自意想不到的地方。Ansys产品营销总监马克•斯温宁(Marc Swinnen)表示:“传统上，晶圆代工厂在封装领域并不活跃，但现在，看到基板也是硅的，他们看到了自己更重要的角色。”“例如，当你看到台积电的CoWoS和InFO结构时，他们现在已经提出了一套预先打包的建议平面图。这些都是预先确定的。它们已经在设计流程中运行了。它简化了开始这段旅程的团队的许多选择。晶圆代工厂将在指导和建议如何实现这些功能方面发挥更大的作用。”

验证
功能验证传统的方法遵循V图，在划分阶段之后，每个部分都独立地实现和验证，然后进行与验证阶段的集成，将各个部分重新组合在一起。“2.5D集成导致了更复杂的验证策略和实践，以及更多需要识别和解决的连接问题，”该公司应用工程总监Vladislav Palfy说OneSpin解决方案．“必须在整个进程的早期阶段在区块层面上进行核查。这样做将最大限度地降低后来变得更加关键和难以检测的错误逃脱的风险。重要的是要注意，仅仅验证预期的行为是不够的。要完全验证设计，必须确保不存在特定的行为。为此，还应该指出，随着这些区块得到验证，对验证范围的理解也变得至关重要。需要精确的指标来了解从块级到完整SoC的设计是否已经完全验证。正式是确保连接的神圣性、证明不存在场景的可能性以及确保实现覆盖目标的唯一方法。”

即使是物理验证，业界也一致认为不能等到最后。马斯楚安尼说:“如果你只是等到最后才把一切都安排妥当，可能会有太多事情出错。”“你需要从非常高级的模型开始，甚至在我们开始实施之前就开始做一些分析。你可以做一些基本的功率分析，热分析和应力分析。然后，您可以在流程中的各个点执行更详细的分析，以查看是否仍在正轨上。”

Patwardhan说:“你必须进行模间物理验证，就像LVS流程一样。”和inter-die刚果民主共和国基于代工厂提供的任何规则进行检查。这必须发生在系统层面。这是一个工具挑战，因为您必须识别属于每个芯片的唯一实例，并验证它们之间的连通性。它需要在芯片之间进行更多的DRC检查。另一个问题是系统级的电磁干扰(EMI)。我们必须用一个矩阵来模拟整个系统。封装与芯片的相互作用影响SI/PI。这些检查必须是迭代检查，不能完全留在签字阶段。”

结论
创建包含硅中间体的封装解决方案被视为半导体行业的长期发展方向，并有望提供可扩展的解决方案。但必要的工具和流程目前还不完全具备。

该行业正在采取一种更缓慢、更渐进的方法来解决这个问题，这使得它能够以一种更零碎的方式来解决问题。即使使用被动的中介，流程中也存在新任务，并且必须在流程中更早地考虑新问题。物理问题越来越多，处理更大的系统复杂性问题也越来越多。

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