大部分CMOS与FD-SOI

芯片的前沿市场越来越多的分歧是否搬到finFETs还是呆在28 nm使用不同的材料,甚至可能先进包装。

决定采取哪种方法常常归结为表现,权力,形式因素,成本,和个人的成熟技术。所有这些可以通过市场变化,通过供应商和流程节点。但是这些决定也可以改变很快,因为所有的这些技术和方法受到永久的改变和修改。

首席执行官在最近的一次活动中,Thinh声称Tranσ的设计,描述了技术挑战过程弗里蒙特,这家位于加州山景城的专业集成电路设计公司。今天,σ设计的面向消费者的芯片是基于各种平面流程28 nm及以上。该公司最终想要移动它的芯片到一个过程提供良好的性能和低功耗。

“我们需要一些负担得起的,因为我们在市场竞争非常激烈,“Tran说。“我们还需要到下一个节点获得降低成本。”

问题是,没有一个适合所有应用程序的过程,和σ设计没有基于资源开发芯片finFETs16岁/ 14 nm。“我们买不起finFETs,”他说。“我们的产品周期太短。和卷没什么比所有的大男人,不明白投资的钱。你永远不会得到你的投资。”

其他小到中型芯片公司都面临类似的挑战。迁移到finFETs太贵了,模拟和混合信号设计不需要他们。事实上,经济问题超过28 nm。总共的平均集成电路设计成本16 nm / 14 nm芯片是约8000万美元,而3000万美元28 nm平面设备,根据Gartner。出于这个原因,许多铸造客户会选择呆在28 nm及以上。28 nm节点,预计,在可预见的未来仍将受欢迎。

同时,保持这些前沿平面流程竞争力从长远来看,铸造供应商正在加强他们的产品。例如,台积电和其他人继续发展其28 nm散装CMOS工艺。一般来说,大部分互补金属氧化物半导体芯片是指建立在一个标准的硅晶片。

在另一个方面,三星是加强铸造活动28 nm完全耗尽的绝缘体(FD-SOI)技术。GlobalFoundries与此同时,准备22纳米版的平面FD-SOI技术。两个铸造厂也扩大各自的第三方EDA和知识产权FD-SOI组合。

与批量CMOS, FD-SOI利用SOI晶片,将薄绝缘层内底物抑制泄漏。

所以,路径应该铸造客户跟随在这个令人困惑的景观?这取决于多种因素。“我不会说这是一个技术或另一个,“说开尔文低,铸造营销高级总监三星半导体。“有很多的选择。这是很重要的铸造与设计师和客户坐下来了解最终产品目标。”

的挑战
铸造供应商正在扩大他们的努力在平面节点,并有充分的理性集成电路产业变化在放缓摩尔定律和研发费用快速增长的领域。不久前,有相当数量的铸造厂客户遵循摩尔定律,可以搬到每个尖端流程节点。但是今天,有更少的顾客可以迁移到每个节点,特别是在16 nm / 14 nm。这有助于解释为什么铸造客户群继续萎缩的前沿。

一段时间,铸造供应商一直在寻找新的业务机会超出了前缘。这涉及到客户开发芯片不一定规模根据摩尔定律,特别是对模拟、混合信号和射频。

对于这些设备,市场保持稳定。“我们看到对测试芯片的需求,增加汽车模拟,和物联网设备供应链的各个部分,”卢克Schreier说,产品管理和营销主管国家仪器(倪)。”还有的爆炸传感器技术。从我们的角度来看,这些是真正令人兴奋的市场提供尖端技术要求模拟/射频测量的总成本和困难的业务挑战测试”。

在这个部分中,一些新的和可观的新兴企业。其中一个是物联网(物联网),预计是500亿美元到750亿美元的半导体市场,2019年到2020年,根据GlobalFoundries。物联网芯片业务涉及多个应用程序,如消费者、工业自动化、医疗、智能家居、建筑物和衣物,该公司表示。

铸造客户,与此同时,面临不同的挑战。多年来,客户可以从一个平面节点迁移到下一个相对轻松地。平面技术很好理解和相对便宜。

一个平面技术,28 nm,尤其受欢迎。“28 nm甜点很长一段时间,特别是对于成本和有正确的电源性能的能力,”三星的低。此外,28纳米技术是相对廉价的生产,因为它可以利用成熟的和具有成本效益的单井网光刻技术。

许多铸造厂客户想规模低于28 nm,但是更困难,更昂贵。在20 nm, 193 nm波长光刻技术达到物理极限。前进道路的需要双模式,它提供了一个音高和减少30%需要两个单独的光刻和蚀刻步骤定义一个单层。

”(双模式)是必要的继续扩展,“说Subramani Kengeri,副总裁GlobalFoundries的CMOS平台业务单元。“这不是免费的。晶片成本开始上升。”

这反过来影响整体芯片成本。“历史上,我们的客户已经习惯于成本改善约30%死于节点到节点,“Kengeri说。”但这开始放缓超过28 nm,因为模具收缩优势是成本上升所抵消。”

一些铸造厂客户能买得起这些成本是谁搬到16 nm / 14 nm。这些客户需要finFET晶体管对高端应用,如FPGA、显卡和处理器。但很大一部分铸造厂客户永远不会搬到16 nm / 14 nm。

”的一个主要原因是搬到16 nm的经济学是太昂贵,”黄Yawlin说,全球销售和营销的副总裁全球Unichip、制程ASIC设计的房子。

不过,这不是绝望为铸造客户。客户有几个选择,也会降低以下路径:

•呆在28 nm散装CMOS;
•移动到一个新的28 nm散装CMOS变种,或
•在28 nm和/或迁移到FD-SOI 22 nm。

每个客户有一组不同的铸造要求。例如,σ设计过程的基础技术决定几个factors-mask成本、上市时间、性能、力量,和非易失存储器和射频IP支持。“负阻元件成本成为一个非常重要因素,当我们考虑节点使用的技术是什么,“Tran说。

根据成本,σ设计排除finFETs。现在是看几个选项,其中包括22 nm FD-SOI。

FD-SOI vs finFETs吗?
这就是混乱开始了。例如,一些业内专家位置finFETs和FD-SOI直接竞争对手。还有一些地方finFETs高端的晶体管,而28 nm和22纳米FD-SOI被视为一个低功率选择28 nm散装CMOS。

两种立场都有一定道理,但当前的思维倾向于后者对前者。“(finFETs和FD-SOI)有不同的成本点,”三星的低。“14 nm finFETs创建更多的性能,更低的权力和更多的扩展。FD-SOI由平面晶体管,非常低功耗Things-type联网应用程序的属性。”

FinFETs和FD-SOI有重大差异。首先,finFETs类3 d结构。finFETs,电流的控制是通过实现一个门上的每个鳍的三面。

GlobalFoundries,今天,英特尔、三星和台积电加大finFET的过程。规模有一个路线图的finFET 16 nm / 14 nm 7纳米甚至超越。

相比之下,FD-SOI是一个平面技术,需要专门的SOI基板。在基质中,有一个超薄层氧化硅之上埋葬。批量CMOS FD-SOI理应提供了几个优势。在基本大部分CMOS晶体管,源和下水道。电流通过一个通道从源到下水道。

随着芯片制造商规模晶体管在每个节点,通道长度变短。因此,通道可能遭受所谓的短沟道效应。这反过来又降低了亚阈值斜率,或断开特点,设备。

另一个问题是晶体管的变化。简而言之,一个给定的体积CMOS晶体管可能表现不同名义的行为在设备。这可能会产生随机阈值电压方面的差异。罪魁祸首是一种现象叫做随机掺杂剂波动(RDF)。RDF,据专家们说,是由变化引起原子掺杂剂的通道。

“我们一直在谈论RDF和光环设计自65海里,和处理ever-degrading静电学,”特里钩说,高级技术人员IBM研究。“28 nm大部分聚锡安短沟道效应却很差。因为其相对厚介质,它有相对贫穷的RDF,。”

帮助解决RDF和通道问题,芯片制造商合并high-k 28 nm散装CMOS /金属门技术。“high-k改善这两种版本,”他说。“所以,28 nm high-k是一个非常成功的节点。”

但即使high-k /金属门,问题仍然大部分CMOS。“在传统的晶体管,英吉利海峡地区低于门没有电荷的移动,离开掺杂剂原子电离,”他说。“从这些原子电荷,随着门功函数,设置阈值电压。耗尽区控制静电学的深度。耗尽区以下是中性硅,许多移动运营商。”

桌子上有几个解决方案。一个是完全耗尽FD-SOI等晶体管技术。另一个是finFETs,完全耗尽技术的特点。

“全耗尽SOI硅是如此之薄,没有中立地区,“钩说。“贫地区的厚度,因此,静电学,决心而不是兴奋剂,而是由物理厚度。事实上,你可以完全消除兴奋剂,让静电学基本相同。没有掺杂意味着更好的灵活性和更少的变化。”

FinFETs也解决这个问题,但技术是昂贵的。“批量finFET的寄生下面设备的表面被掺杂,关闭“钩说。“那么,肯定有一些缺点。”

总之,FD-SOI地址RDF和短沟道效应。FD-SOI Back-biasing是另一个关键卖点。这个特性使IC设计师调制晶体管Vt,使他们能够优化性能和权力。

尽管取得了明显优势,FD-SOI已经在市场上采用相对有限。直到最近,IBM和意法半导体的一些芯片制造商FD-SOI收养。英特尔,台积电和其他人从来没有支持这种技术。

有两个主要原因。首先,SOI衬底成本高于批量互补金属氧化物半导体晶片。第二,FD-SOI生态系统,包括EDA工具和知识产权,是滞后的。“批量互补金属氧化物半导体晶片价格很低,所以很难FD-SOI竞争,”塞缪尔·王说,Gartner的分析师。“此外,28 nm大部分已经存在了许多年。设计师的技能。”

在过去的一年,FD-SOI阵营在若干领域取得了进展。例如,客户正在增长,NXP、瑞萨、索尼和其他FD-SOI潮流。

此外,FD-SOI铸造厂正在扩大他们的努力的领域。例如,三星正在调整其28 nm策略。以前,公司提供28 nm散装和28 nm FD-SOI流程。根据新的战略,三星将28 nm FD-SOI新的28 nm设计。

“我们打算集中所有新项目在设计使用28 nm FD-SOI,”三星的低。“当然,我们还支持现有的客户正在使用28 nm散装。这是不会改变的。但我们认为FD-SOI吸引新客户和设计师有足够的好处。”

去年,三星有一个28 nm FD-SOI tape-out IC设计。现在,公司拥有12个带管道的更多细节,根据低,谁说FD-SOI也逐渐吸引汽车、消费、物联网和移动。三星也增加射频FD-SOI混合。“我们也要增加嵌入式非易失性的功能从明年开始,”他说。

同时,GlobalFoundries准备22 nm FD-SOI平面流程表示在28 nm提供finFET的性能成本。此外,该公司还增加了射频和更多的ip技术。

为什么客户应该考虑22纳米FD-SOI与另一个进程?它是低功耗过程运行0.4伏特,GlobalFoundries Kengeri说。“成本和能源效率(是关键原因),”他说。

但要获得更多的广泛采用,FD-SOI仍然必须解决成本。“SOI晶片显然是更昂贵的比批量生产晶圆,”大卫说油炸,首席技术官Coventor。”但价格差异是很小的相对于晶片加工总成本。SOI流程有一些好处的过程简化,如浅/简单STI模块。经常在一个模块流程储蓄可以洗掉整个基质成本上的差异。晶片的成本也将依赖于体积。如果FD-SOI成功量产,晶片成本将进一步减少。”

在散装
不用说,大部分CMOS营地不是认输了。台积电,例如,最近推出了28 ulp,低功耗28纳米技术。这个过程是其受欢迎的28 hpc +技术的一个子集。

“此外,将会有越来越多的ip开发不同口味的28 nm,“全球Unichip黄说。“台积电继续提高散装电力消耗。”

现在,28 nm散装CMOS仍将主导技术基于成本和其他因素,根据Gartner的王。“看起来FD-SOI磁带出局的数量增加,但FD-SOI仍没有获得动力,”王说。

技术,大部分CMOS或FD-SOI战胜长远来看吗?这两种技术各有利弊,使铸造客户提供一些艰难的选择。

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