FD-SOI与FinFETs

半导体工程坐下来比较收益,风险和挑战的搬到finFETs相比完全枯竭的绝缘体上硅(FD-SOI集团副总裁)和菲利普Magarshack技术研发意法半导体;Brambilla马可的工程总监突触的设计;副总裁迈克存根Silanna设备工程;董事长兼首席执行官韦恩戴VeriSilicon;高级经理Naim Ben-Hamida Ciena的混合信号设计和测试;开氏度低,铸造营销高级总监三星半导体;阿米尔Bar-Niv,高级组设计IP营销主管节奏;高级主管和迈克McAweeney销售产品解决方案Synopsys对此。以下是摘录的谈话。第一部分,点击在这里。

SE:处理FD-SOI和散装CMOS的判决吗?它是完全不同吗?

Ben-Hamida:我们使用散装从90纳米到28 nm,所以我们有一个好的照片的我们所需要的空间。FD-SOI给了我们另一个旋钮,偏压、模拟和高速性能。它允许我们操作的核心在较低的电源电压水平,使供应的开关。这是一个重大收获。我们正在使用的方法是每千兆毫瓦。在一些细分市场需要高密度。你需要多种设备。即使我们的力量预算是不一样的,你必须提供高性能,28 FD-SOI是最简单的方法。

Brambilla:的确,你得到一些额外的灵活性在物理实现。你有一个全新的电网,之前你没有,所以你必须钩它正确,以确保你不短。但与此同时,它可以让我们减轻一些复杂性。你不需要多个cpu。你可以保持一个CPU,因为你可以去任何你想要的频率偏差。让你少一个岛来实现。

低:这是一个很大的。小实现吗?

Brambilla:是的。

低所以你使用一个CPU运行一切吗?

Brambilla:是的。我们使用一个CPU,所以我们不需要上下文切换。这可以节省内存。你保存。你保存的复杂性。

SE:不同的工具是什么?

McAweeney:有几件事不同。它们中的大多数都是有关身体偏置。四年前我们开始使用圣28 nm FD-SOI工具流。我们构建了一个系统,给出了RTL GDS II流与插件做设计规则检查,覆盖多个角落。这是一个巨大的挑战。更多的角落的封面,因为电压范围。

Bar-Niv:你从SOI的移植过程。它不同于任何其他进程吗?我们做了很多的模拟design-analog IP。有一些移植FD-SOI相关的挑战。一些细胞需要批量安装不同。静态时序分析是一个更复杂的比我们所看到的其他进程因为我们没有先进的芯片上变异就像我们在其他进程。没有变化的固定数量给你。但总的来说,它不会增加很多移植过程。没有显示。

低:与FD-SOI有一些错误的看法。首先,身体偏不是一项新技术。人们一直这样在45 nm制程很长时间了。阿尔特拉写了一本白皮书的主要益处身体偏置。有技术和工具。FD-SOI代表这些工具和技术从大量的延伸。第二点涉及到评论FD-SOI设计中断从散装。有中断从平面散装finFETs,。总有一些你需要做调整在从传统设备完全耗尽,finFET和FD-SOI。

SE:将FD-SOI扩展多远?它会呆在28 nm或移动到16/14,吗?

Magarshack:我们已经完成了下一阶段的14 nm FD-SOI我们新设计周期的早期阶段。我们有两个周期签约,积极设计14 nm FD-SOI我们说话。

低:如果你想改变你的设计技术身体偏置或限制与其他设计技术,你将能够使用的下一个节点?我们现在讨论,理解的影响。

SE: 14 nm FD-SOI 20 nm制程或14 nm过程?

Magarshack:在直线的后端,它是一样的三星14 nm。

SE:所以在14 nm, finFETs吗?

低:这是平面。有finFET SOI,但那是不同的。

戴:在某种情况下,也许10海里,你会真正看到什么是可能的。那时,你将能够分辨一个鳍在SOI比散装的鳍。

Magarshack:它还为时尚早。我们已经发表的研究论文显示10 nm finFET FD-SOI。在这一点上我们还没有决定是否把这变成一个产品。

SE:这扩展多远?

Bar-Niv:证明将支持过程。我们已经讲过不同的工具支持28 nm FD-SOI, 14 nm FD-SOI和14 nm finFET FD-SOI。你可以看到我们在考虑所有这些节点。28 nm我们采用的工具。我们正在14 nm FD-SOI, 14 nm finFET FD-SOI是最后一个。看着这些味道。

McAweeney:我们已经做了很多工作在14 nm。我们看到的不兼容性。

SE:结束吗?

存根:将由过程技术。

低:没有什么是FD-SOI具体。这是litho-driven和成本驱动。

Magarshack:这就是为什么我们决定不承担10 nm FD-SOI的负担,因为在10纳米线的后端流程的不仅是一场噩梦,三重模式和四模式。这也是一个噩梦的设计。供应商正在竭尽所能的帮助,但是三模式和四模式需要提出四种颜色和俯仰和可变性。有些公司可能需要10 nm的密度,但这比一般规则的例外。

SE: FD-SOI 2.5 d和3 d的可能性吗?

低:将独立FD-SOI还是批量生产。

Magarshack:因为热的功能,它会影响3 d。

SE:与偏压进军2.5 d和3 d吗?它仍然工作,或者我们需要使用不同的东西吗?

Magarshack:没有暗示。我们可以使用它在3 d。

低:只要你认为它在系统级设计阶段。

戴:FD-SOI将在很长一段时间。它有一个优势对于许多应用程序和IP。

低:模拟和射频不规模。但是现在有这么多的重点在模拟设计和他们会落在后面。这将是更重要的是,对于低功率您可能想使用28 nm。

戴:你永远不会赚钱与模拟在10纳米,还有数以百计的公司在这一领域。混合信号的人会感到更舒适和FD-SOI一起工作。我们将去两个芯片,而不是一个芯片放到包中。

SE: Ciena和突触考虑2.5或3 d ?

Ben-Hamida:3 d对我们来说仍然是一个可能性。我们需要这一水平的集成。,如果我们谈论的内容,30%的数字模拟和70%,I / O的数量和功率信息从模拟和数字是低效的。

Brambilla:SiP已经路线图。下一步,我们要做的,将向FD-SOI端口广播。今天已经有蓝牙解决方案集成到数字。但是我们正在讨论SiP。

SE:有任何差异为2.5 d / 3 d工具与FD-SOI ?

Ben-Hamida包装技术。你可以支持任意数量的死在一个包,所以并不是直接相关的过程。

Magarshack:我不知道有任何商业案例,将是一个杀手级应用,很多消费者都是考虑2.5维或三维集成,但做的成本在矽通过相当于65 nm 400平方毫米死与精致的TSV技术。所以在一天结束的时候,成本是昂贵得多的系统方案。一天有一个经济、可行的产品,很多公司将会有一个解决方案的工具。