先进的包装使得测试更加复杂

单片集成电路的局限性,加上芯片互连和包装技术的进步,促使异构的发展先进包装多个模具co-packaged使用2.5 d和3 d方法。但这也引发了复杂的测试挑战,推动新标准和高级包测试方法。

虽然很多致命的问题已经解决,这仍是早期生产先进的包装。最佳实践和低成本的方法将发展成为我们从少数使用过渡到广泛的实现。

“先进的包装市场是一个极其动态的和高增长市场,“Subodh Kulkarni的总裁兼首席执行官CyberOptics。”虽然是一种专业的高端选择应用程序,我们相信这是准备进入许多不同的应用程序中,“

但并不是没有问题。“测试成本是生产面临的一大挑战,”艾米梁说,首席营销官形状因子。这就产生了需要测试的数量和成本之间的平衡的产量损失。

几个前沿应用程序使用先进的包。“高性能计算和高端游戏处理器,包括HBM和gpu这些应用程序通常包括2.5 d和3 d包,”范德维尔说Pieter总经理心理契约的国际安全和发展理事会。

这项技术的司机之一是,这种能力是通过铸造厂使用越来越普遍。“半导体厂提供这些包装解决方案”,Vivek Chickermane说,高级组研发主管抑扬顿挫的数字&验收小组。“在过去,只有仅IDMs可以这样做。”

一个先进的包是什么?
先进的包结合多个死(和潜在的其他元素,如被动者)在一个包中。从根本上说,这两种途径:

• 铺设死相邻的衬底上支持非常细纹,称为2.5 d
• 堆积在彼此而死,被称为3 d。

2.5 d集成涉及到某种类型的衬底和制造商的技术变化的细节。最常讨论了衬底硅插入器,因为它支持极细线可以互连micro-bumps与55死µm甚至40µm球场——远比传统紧密C4 (controlled-collapse芯片连接)肿块,有一个典型的沥青µm 100以上。

硅插入器的挑战是他们的成本,因为他们使用典型chip-building晶圆厂或铸造厂生产。此外,他们只能照相平版印刷的的字段可以公开,虽然形状因子表示,台积电已经取得了一些进展使用多重曝光来构建一个更大的插入器。英特尔地址用其嵌入式multi-die互连桥(EMIB)和三星使用有机“板”。

三维集成移动相反的。死亡堆积在彼此之上。堆叠面对面,micro-bumps或混合键可以使连接。其中一个死亡背后的另一个高度,然而,在矽通过(tsv)携带信号的有效面积死亡背后的连接被堆放在它死去。tsv携带自己的风险:“tsv一些具体缺陷机制(如裂缝、不完全填满,和小孔绝缘子的墙壁,“Chickermane说。

图1:一个包2.5 d和3 d元素。来源:形状系数

异构包,一个死成为整个组装测试访问点。的3 d堆栈底部自然会死,因为它将包和外部世界联系。为2.5 d配置没有一个自然的选择,因此必须考虑到角色死去。所有测试信号对所有模具将穿越途中,主要死于另一个死亡。

测试面临的一大挑战是优化测试插入的数量平衡报废材料进一步的成本。没有一个正确的回答这个问题,但这是受许多因素的影响。

的挑战,而不是死亡
实现良好的收益率的关键之一组装模具涉及“好的死亡”的概念(KGD)——死通过晶圆测试。这个想法是由收益率的基本事实。

“通过添加死成一个包,你乘他们的收益,”丽塔霍纳说,高级技术营销经理Synopsys对此。即使高产死了,如果他们组装的盲目,没有测试,成品产量将经济太低,即使死亡测试的成本得救了。

图2:pre-bond测试的需要如果收益率低于86%死亡。来源:形状系数

相反,装配从KGD开始。但这是不够的,测试室温晶片。而不是“好的死亡进行测试,以确保温度的,”梁说。

晶圆的一个更大的挑战来自micro-bumps本身。这些小而精致,调查他们是很困难的。“探测针几乎摧毁micro-bumps,”霍纳说。

micro-bumps也很难获得。说:“tsv就像森林Chickermane。“外围的容易访问。“即使成功了,它可能很难组装可靠。

一个共同的解决方案是使用“牺牲垫。“这些都是大于micro-bumps垫,但他们也有挑战。“(牺牲)垫没有疙瘩,”梁说。“所以很难micro-bumps探针穿过森林。结果,有设计规则建立50µm遮挡区域周围的垫子。”

图3:牺牲micro-bumps垫可以放置,保持足够的空间周围,这样他们可以探索。来源:形状系数

但是,当然,你不能把每个micro-bump在祭祀台上。相反,牺牲垫是选择性地补充说,使用空间,以免增加死区。有许多方法来处理:

• 只关注关键功能——特别是那些永远不会在包外,在那里他们可以组装后测试。
• 创建一个影子复制现有路径的路径。影子路径将用于测试,假设它将遭受任何真正的路径将遭受的失败。
• 使用它们在扫描配置或使用多路复用器,这样您就可以访问多个micro-bump信号用一个祭祀垫。

“如果你把一个祭祀台上,用它来测试尽可能多的接口,“Chickermane说。

霍纳采取这种极端的描述:“祭祀垫主要用于连接JTAG接口测试等记忆的地方阿拉伯学者阿拉伯学者,逻辑,扫描测试和I / O环回测试可以验证执行的每个功能死。”

如果你不能使用牺牲垫测试每一个信号,然后你挑战的概念“已知”好吗?这是一个实际的经济问题。“测试成本保证KGD通常不是一个可行的经济选择,”迈克Slessor写道,总裁兼首席执行官的形状因子,白皮书。“相反,我们需要在经济上可行的策略,以确保足够好的死亡。”

梁说,KGDs计算尺。“它总是下来测试覆盖率赶上机率较高的平衡/影响问题,而接受风险较小的问题通过最终测试下滑。”

如果使用了牺牲垫,梁指出,所有micro-bumps应该访问特性。一旦模具的正确性和可靠性,生产可以使用牺牲过渡到垫。

也是很重要的考虑,死后被认为是“已知的好”的晶圆排序。在组装之前,切割晶片可以引入裂纹和其它缺陷,包括那些在测试中是很重要的,尤其是在温度,这可能激活新错误。此外,首席执行官John O ' donnell说YieldHUB,“有时候死的性能将会受到其他人的影响。”

几个KGDs堆积时,就可以进行测试。而不是那些通过栈(公斤)。装配一公斤衬底为进一步2.5 d集成提高了最后的单位产量。

图4:典型的封装测试流程。个人死后再进行测试,然后叠加和组装。来源:形状系数

标准提供已知的方法
通过有限互连测试多个模具的挑战提供的外部包连接辅助的标准。其中最著名的是JTAG(联合测试行动小组)标准,正式称为IEEE 1149.1。

这是一个长期的方法最初用于测试板之间的连接芯片——也就是说,行外部芯片本身。它也开始流行,因为它允许内部芯片的测试信号通过一个或多个内部扫描链。

内部测试是正式的IEEE 1687。IEEE 1500进一步支持模块的测试在一个死于包装每个块在测试包装。包装方法是进一步扩展IEEE 1838,3月份出版。

1838是一个组合的JTAG“主要”死,而死包装其他死亡。它包括“测试电梯”的概念死栈。“使用模测试中间模底部和中间模测试上面的死,等等,”Chickermane说。“一个测试电梯的测试协议的目标死。”

那些设计IEEE 1838标准将保证测试访问所有的死亡。这使它更容易使用极少数牺牲垫。通过JTAG接口”,可以使用PHY环回测试运行的内部内置模式发生器和检查程序而无需访问每个I / O销,”霍纳说。“许多phy内置自测,冗余路径,和车载范围功能,可以通过死亡的JTAG接口访问,使晶圆级测试。根据模具中使用的测试方法,所有的块都可以通过JTAG,”她补充道。“测试如IEEE 1149标准,1500年,1687年,和1838年新发布的使multi-die系统端到端测试解决方案包。”

应该注意的是,这些标准地址数字信号测试,模拟信号。任何模拟信号需要特别考虑测试。如果牺牲垫使用,垫的影响在任何模拟行为需要考虑。

先进的包装设计工具和注意事项
虽然标准简化一些工作准备测试,还有很多东西要在设计时考虑。Pre-silicon规划和分析需要确保post-silicon表征和测试步骤有最好的成功的机会。

信号不进行生产通过牺牲垫或扫描链,需要广泛的分析以确保高质量的连接也没有电迁移。输出驱动程序必须pre-silicon和post-silicon特征进行分析,以确保他们足够健壮的操作可靠multi-die包。

对于数字测试,压缩外部向量是扩大on-die然后生成一个签名宣读和验证的结果。当准备单片机测试向量multi-chip测试设置中,有一些简单的簿记。

扫描链,信号在序列化向量必须定位,这样,一次扫描,所有的信号都是在正确的位置内死亡。通过添加其他死链,链是现在的长度长,信号在一个死现在只有一个链的一部分。所以,至少,测试向量必须“填充”,这样所有的测试向量为每个模扫描到适当的位置。

这似乎应该是一个简单的过程,但如果这是唯一的住宿为多个死了,然后将测试每一个死在包本身,而另一个死亡等待轮到它们对测试。测试时间和成本可以减少测试多个同时死去。

至少,需要合并的向量不同最终死去,这样所有的测试在正确的位置内所有的死亡。但在这种情况下,必须密切关注权力、噪音、热的问题,和其他任何可能使测试不可靠。

测试往往涉及许多信号的切换同时,所以设计时分析是必要的,以确保测试的死并不打扰其他死的同时检测。“最多的测试工具提供信息I / o开关,这样(功率/信号完整性/热)分析可以执行,“Chickermane说。在模具设计过程中,它可能有助于玩时钟边缘尽可能减少同步切换。

测试压缩也可以使用。“通常情况下,使用压缩技术的体系结构将决定是否有效地使用这些pattern-porting技术和顶级资源可以最大化上下模具堆栈,”亚当Cron说,首席工程师Synopsys对此。“例如,如果核心级模式被移植到压缩包,压缩技术是一个流样式(需要连续的数据之一,而观察连续数据),然后核心级扫描端口必须通过管道直接路由到顶级资源登记。这意味着,一次只能测试一个核心的顶级扫描I / O资源。但通过压缩方案可以利用一个扫描输入和一个扫描输出,而同时测试任意数量的核心。”

设计和DFT工具可以协助这一过程。一些自动化,虽然过程仍处于起步阶段,这意味着工具和方法可能会进化。前沿的一些公司的这种包装方法开发了内部专有的方法。这些方法有利于更广泛采用的开放。

另一个重要的考虑因素是不同的死于包可能是由不同的公司,或他们的DFT特性可能起源于不同的EDA公司使用不兼容的格式。这些都是可以解决的挑战。交流的引出线和测试方法有标准接口不同的死亡。所以,即使设计细节保持私有,足够的信息可以将它们集成到一个统一的测试。

所有这一切说,这些技术可能不会那么好工作速度测试和模拟信号。“人们不做100%速度测试,”梁说。额外的人工干预需要处理这些方面的考虑。

跟踪冗余和监控
生产小模数痕迹的一个挑战是收益率的痕迹。收益率将会很高,但如果收益率是99%,有成千上万的痕迹在中间,然后每个插入器都有,平均1000或更多的失败。

这是提供冗余的解决方案,这在设计时必须考虑。有两种基本方法冗余:

• 被动,或肿块,冗余。这提供了一个信号,多个micro-bumps认为,如果一个micro-bump失败,其他人不可能。Igor Elkanovitch表示,首席技术官的全球Unichip在一个proteanTecs研讨会”,绝大多数micro-bumps地址权力/地面或低密度信号并行转换器或全科医生(通用)I / o。这是我们实践中复制这些micro-bumps,通常为每个信号三到八。所以任何micro-bump力量的失败,地面,或信号不导致芯片失败。“诺姆Brousard,系统的副总裁proteanTecs指出,被动冗余可能不可能的PHY信号,更紧密地聚集在一起。“用三到八micro-bumps /电源信号是有效的,但它并不适用于体育领域,因为micro-bump拥堵限制。这个物理限制不相关(体育)标准。”
• 活跃的冗余。这里提供一定数量的冗余的痕迹——比如说,为每个16车道1额外的车道。如果其中一个标准道失败,那么失败的信号可以使用路由路由到冗余通道电路的死亡。在许多情况下,整个银行的信号可能转变来实现这一点。然后存储在配置保险丝,这样每升高达到正确的路由。“很多人把引线芯片可通过JTAG,”霍纳说。

在许多情况下,这发生在最后的测试,测试人员的配置设置。但是监测可以提供测试功能的设备运行在其应用程序中,这样的监控可以检测信号随时间的退化。因此有可能跟踪可能不是在测试失败,但后来。

因为冗余激活必须存储未来的启动配置,程序可能需要该领域的保险丝,保险丝需要更高的编程电压。但随着Brousard指出,“巷修复是一个独立的机制。不需要外部电压on-die由于电压转换器已经实现。有一个选项…坏巷存储在外部内存,位于系统。在这种情况下,HBM系统会加载巷修复数据从外部存储器每个力量。”

生产过程中在线监测可以增加测试以及维护一个持续一旦被调度到野外看信号。“我们需要监控芯片/包接口,”Andy Heinig说,组长为先进的系统集成和部门主管有效的电子产品弗劳恩霍夫IIS的自适应系统的工程部门。“铜柱和C4凹凸缺陷出现在时间为零,但电可见,成为可靠性失败之后。之间的热膨胀系数差异硅、铜和C4导致接口的机械应力。所以一个缺陷将改变一生,”

这可能很难被抓到。“我们需要一些东西来帮助识别裂缝后生产,“Heinig说。“这些裂缝硅模切过程中发生的。这些热循环后变得更糟,在产品的生命周期。小裂缝硅变得更大,会导致失败,我认为这是一个可靠性问题,我们需要确定。Low-Κ材料用于先进流程节点更容易受到这种现象。我们看到更多的芯片方案由于硅开裂的问题。”

监控可以采取各种各样的形式和覆盖不同的参数。例如,人们可以简单地寻找信号打开,短裤,和桥接。或者一个人可以走得更远。proteanTecs使用内部监控代理来评估所有信号的眼图。如果信号质量开始下降,那么冗余可以参与产品领域,甚至在正常操作。“我们可以识别特定的销表明边际的性能在任务模式和替换它之前,它会导致系统失败,“Brousard说。“我们有可见性退化/销,可以建议什么巷取代。”

检验和可追溯性
考虑的包装可以推到硅加工本身,影响过程控制。“每个模具都必须检查和测试之前,将它添加到multi-chip包来验证其功能,“说”。“典型问题包括异物,死在位置偏差,和缺陷引起的切割过程。”

发现这些问题是至关重要的。“虽然某些包装方法都比其他人获得更多的动力,需要高精度的检验和计量方法,”Tim Skunes说,研发副总裁CyberOptics。

吉姆•霍夫曼CyberOptics工程经理指出,“制造商知道如何扭曲或变形模、交配和另一个死亡。(检验可以覆盖)特性25微米,包括凹凸高度、球co-planarity,衬底co-planarity,直径和形状、相对位置、和各种各样的其他测量。”

检查就变成了另一个经济平衡的一部分。“虽然添加检验步骤在这个过程中增加了绝对的投资,它将减少总成本每包,因为额外的过程控制会增加整体收益率通过KGD原则,消除错误的拒绝,并减少underkill为了避免客户回报可以导致大量返工,造成潜在的负面影响公司的品牌,“说”,

一些对安全性要求苛刻的应用程序——特别是汽车——需要跟踪,如果发现一个问题在系统经过一段时间的使用,失败可以追溯回到的晶圆模。“我们关注的是能够跟踪所有的零件组装成一个包,”戴夫·亨特利说,业务发展主任PDF的解决方案。许多骰子有ECID(电子芯片ID),协助跟踪。装配过程和测试结果成为该跟踪记录的一部分。“你需要知道的每一件小事做的每一件小事,”他补充道。

半E142标准关系的位置都死在一个包,x和y的位置以及z位置如果叠加——的x和y位置,死在原来的晶片。这使得晶片测试结果在任何分析了现场故障的芯片是否有ECID。

最后,测试和检查的数量将取决于执行对最终产量的影响。这是一个优化过程,至少在目前,每个multi-die包项目必须确定项目经济平衡所在。随着时间的推移,最佳实践和经验会更简单。

——安妮Meixner促成了这个故事。