为什么包装问题

半导体包正在改变。直到最近被认为是马后炮现在成为设计过程的关键部分主要芯片制造商,并延长摩尔定律的一个关键因素。

这是一个急剧的逆转普遍马后炮的硅平面设计和制造。很少的包结构的一个组成部分,和关键指标往往是价格和耐用性。后28 nm,在很多物联网应用,包装成为一个区别。这也是必须重新审视每一步的流程,从最初的概念设计一直到制造业。

“一直在半导体engineering-lithography三大支柱,晶体管的设计和材料,”Jim McGregor表示,首席分析师Tirias研究。“但挑战光刻方面强调摩尔定律。因此,包装已成为第四个支柱。我们从毫米平方毫米的立方。System-in-package现在很多事情的关键,我们看到这个在飞思卡尔的架构下,英特尔,马维尔和其他人。”

麦格雷戈指出这种转变不是可选的一些市场。它实际上是一个要求某些形式因素因为权力的预算,包的厚度,在某些情况下,灵活性。需要更少的能量发送信号在更少的电线如果距离短和厚互联。“有很多材料参与,和有很多的创新在流程级别。这将成为一个关键的区别。”

Yole开发署、报告本月发行,同样标记2015年电子产品作为一个新时代,和先进的切入点包装成比例和功能路线图。研究指出,先进的包装成本降低,性能提升和功能集成,并预计将占所有包装服务的44%,到2020年,约300亿美元。

Yole报告确定了智能手机和平板电脑的主要市场先进的包装,与服务器、个人电脑、游戏平台、电视和机顶盒的其他应用程序将利用包装,以及衣物和其他物联网设备。

同样,理查德•Gottscho全球产品的执行副总裁林的研究分析师在报告指出,7月份,先进的包装将是一个相当大的市场,提高市场使用从高纵横比介质腐蚀和原子层沉积TSV蚀刻。

设计注意事项
这都是包装行业的好消息,和商业芯片正在开发使用新的包装方法从扇出到今天2.5 d,整体三维在地平线上。但这不是一个大容量的市场,也没有明确的流程或最适合哪些市场的历史。

“有太多的包装类型和太多的流程流,”汤姆说鲑鱼,全球会员服务和标准的副总裁半。“包装房子是认真的成本,降低这些成本他们需要认真对待的标准。我们看引进multi-die集成技术委员会”。

从所有这些实验的一个影响是越来越难区分什么是芯片,是什么,和什么是系统。他们每个人的界限被拉长和测试整个半导体行业寻找未来的最佳选择和方法来简化开发过程。

“我们现在看到的是一个PCB和包之间的界限逐渐模糊,“伊恩•丹尼森说,高级组主任定制集成电路和电路板组节奏。“在某些情况下,这可能是一个开放的系统多包。”

没有短缺的选项来实现设计工作。甚至有多种方式。小公司可以出售包装房子,可能从OSATs铸造厂。许多中型和大型公司工作至少其中一些选项。

“有很多创新在SoC和SiP水平包装由于物联网,”老板说。“所以你可以在一个单独的模具和集成MEMS传感器控制连接。”

是什么在包
包装,至少在目前,一样的芯片或他们,所以被包装的房屋的方法。这增加了大量的混乱开始门口。

eSilicon,开发2.5 d网络和高性能计算市场,作为专家,一部分功能部分先锋在这个新的包装模式。

“今年我们看到需求爆炸,由HBM(高带宽内存),”比尔艾萨克森说,ASIC的营销总监eSilicon。“大问题我们处理插入器的成本和收益在可预见的未来担忧。我们已经做了很多测试芯片分析硅以外的其他技术,今天我们可以构建合理的信心将可制造的芯片,并将工作。”

芯片可以通过各种各样的包装公司,。大OSATs发展深纳米技术,包括购买一些先进的半导体制造设备,在过去的六个来补充他们的包装技巧。与此同时,大型铸造厂等台积电,GlobalFoundries,三星,中芯国际和联电添加先进包装经验。和不被排除在外,电子制造服务提供商如富士康和捷普电子、扩展超越多氯联苯。每一个使用不同的起点。

“当涉及到材料装配过程,参差不齐,”艾萨克森说道。”每个人都是不同的,并没有很多的证据现有哪些方法是更好的。一些过程是非常不同的。所以你可能有三个或四个东西打包一个ASIC, HBM(高带宽内存),插入器和方案,但有很多可能的方式把它们放在一起。附近有一个无限数量的方法可以把芯片放到包中。也有挑战的可重用。”

芯片是如何打包在一起有一个级联效应在其他领域的设计,。简单的包的变化可以从根本上改变电或包装系统的热特性。

“早期的分析,你需要考虑RTL功率模型设计早期的权力分析,“维克Kulkarni说,高级副总裁和总经理的RTL电力业务有限元分析软件。“你需要了解RTL,门水平,和包一起到来。包括高峰值功率和高di / dt帧(即时电流变化率),所以你可以评估哪些下游可能导致问题。没有物理布局在这一点上,但你仍然需要做早期的电网规划。然后您可以创建一个芯片功率模型和连接这些点在各种模型和找出如何提取和封装”。

虽然这已经完成对平面soc设计的前沿,现在需要做所有芯片使用先进的包装。存在的工具来实现这一点,但使用这些工具的专业知识严重倾向的前端设计到制造流程。

“这涉及到早期电网如何影响阻抗,电源噪声、电迁移和芯片上的防静电,”Kulkarni说。“我们已经处理这个16 nm finFETs,哪里有非常薄的线条和很高的开关电流。对于那些设计,芯片上电迁移是一个重要的参数,特别是当你设计库。我们现在必须描述在一个细胞。它用于在细胞的边界。现在你必须看看EM热点整个包,这需要更多的使用模式。”

材料和不寻常的组合
让所有的工作更好,公司正在开发一系列新材料包,从有机食品插入器复杂的聚合物。这是一些不寻常的组合使公司一起工作,。

新材料是必不可少的,特别是在单片3 d包,防止开裂,出现当孔钻孔应变硅或芯片是可用的厚度减少。单片3 d有可能是成本最低的解决方案为高容量应用程序如果被证明是商业上可行的新聚合物。在这些情况下,问题是有多少漏洞可以钻tsv衬底,速度有多快,以及如何紧密地结合在一起。

台湾日月光半导体和日本TDK 5月宣布他们设置一个合资企业叫ASE嵌入式电子产品。既定目标是制造嵌入式基质,最初的计划是要薄芯片50μm基础课塑料衬底。

“我们看到从芯片扩展转向系统扩展,“说半的鲑鱼。“这种转变很少有单模拉包的包。一些均匀,这意味着从一个公司就更简单了。有些异类,意味着,如果他们不合作设计和协作系统设计层面上他们会遇到问题。也是新的,人们使用包装。这个话题真的从芯片扩展转向系统扩展,和半导体行业不是很好。行业用于在筒仓工作。但是他们迅速找到使更多的进入消费者的世界,这并不工作得很好。”

的广度,挑战是巨大的。“我们作为OSATs责任是能够描述在一个简单的方法,”William Chen说ASE高级技术顾问小组。“工程师喜欢无限的可能性。我们的目标是把他们一个或两个尝试和真正的想法。在大多数包有一个甜点,然后还有其他的选择。你必须呆在甜点。”

包装市场也有很大的差异。一个包是证明在汽车市场,例如,将不同消费市场。

SiP,我们仍看如何与最终用户,”陈说。“你开始合作设计和联合开发的IP,然后你把它系统的人。的挑战是能够把它系统有更短的开发时间。现在你听到很多我们当我们学习如何付诸行动。我们正处在一个过渡态,讨论SiP是一个颠覆性的阶段。”

结论
处理器等公司英特尔和IBM和FPGA供应商如Xilinx将遵循摩尔定律,只要它是可行的。目前7纳米公司的路线图,而5 nm仍然是可疑的。这并不令人惊讶。半导体行业从来没有能见度超过两个流程节点。

但是也有广泛的协议,它变得harder-more昂贵和更多的时间耗费前进通过收缩特性。新的包装方式是一条不同的道路添加性能、功率和面积的改进,更不用说新特性和功能。最终他们可以提供巨大的成本效益通过限制个人的规模和复杂性死在一个包。虽然这已讨论多年,现在水闸打开和公司整个供应链发展的解决方案,将推动未来两年的半导体行业前进。

但什么是获胜的过程,公式和材料,和哪些公司最具优势的变化?到目前为止,没有明确答案的问题。