3 d-ics进展,使用HBM扇出,和其他的新方法。
新一波的2.5 d / 3 d,扇出和其他先进集成电路包预计明年涌入市场。
新包是针对解决许多相同的和具有挑战性的应用程序在市场上,比如multi-die集成、甚至芯片扩展内存带宽的问题。但是新的、先进的IC方案面临一些技术挑战。和成本仍是一个问题的先进包装仍然是相对昂贵的质量。
很难列出所有的新包类型在地平线上,但这里有一些主要的技术向下派克:
每个技术是面向不同的应用程序。一般来说,这些和其他背后的想法高级包类型是集成多个死在同一个包,这是一种异构集成。反过来,这使得包执行一个特定的和先进的功能在一个小形式因素。
异构集成有其他影响。它正成为一个替代IC缩放。包装更多的晶体管单片集成电路在每个节点变得更加困难和昂贵。得到的好处扩展的另一种方法是通过将多个和先进的芯片集成电路方案。
在系统寻址的内存瓶颈问题是另一个推动先进的包装。在系统中,处理器和内存之间的数据移动。但有时这种交换导致延迟和功耗,这有时被称为记忆墙。
“世界正在推动更多的数据在系统。因此,处理器需要大量内存。和内存和处理器需要非常接近,“说丰富的水稻,业务发展高级副总裁日月光半导体。“那么,你需要包装解决方案,使它,不管它是2.5 d或一扇出衬底的方法。这也可以像package-on-package流行结构。你把手机内存的应用程序处理器,但你是在非常密集的互联”。
无论技术,行业需要密切关注集成电路包装。整个集成电路包装市场预计将在2019年达到680亿美元,比2018年增长3.5%,根据Yole开发署。这些数字,先进的包装在2019年预计将增长4.3%,2.8%为传统/商品包装,根据Yole。
2.5 d / 3 d和chiplets
集成电路包装很重要,因为以下几个原因。首先,一个包芯片封装,防止被损坏。一个包还将设备连接到一个董事会。
其次,智能手机和其他产品需要芯片小形式因素。这就要求小,小模数包具有良好的电气性能。
第三,在某些情况下,原始设备制造商需要小,multi-die包执行特定功能,有时被称为systems-in-package(SIP)。例如,您可能需要与一些控制电路集成通信设备的物联网和传感应用。“在SIP方面,你也会看到很多异构集成,“日月光半导体的赖斯说。
第四,客户继续拥抱推进包装来解决各种问题。“先进的包装技术,如2.5 d, 3 d TSV,高密度扇出,低密度扇出,将继续他们目前的课程。我们将继续看到改进材料,薄和电气性能在所有行业的包装,”罗恩Huemoeller说,公司在公司研发副总裁。
多年来,工业发展先进的包应对其他挑战系统,如内存墙。在今天的内存层次结构,静态存储器集成到缓存的处理器。动态随机存取记忆体用于主内存,它是独立的,位于一个双列直插式内存模块(DIMM)。和磁盘驱动器和NAND-based固态硬盘(ssd)用于存储。
今天的内存层次结构有一些挑战,尤其是在高端。“客户人工智能,机器学习和数据中心空间正面临挑战,他们不能得到足够的访问内存。可以是内存芯片或内存芯片,包,”大卫·麦肯解释后工厂开发和运营的副总裁GlobalFoundries,在一个视频。“这是做什么片上内存推动模具大小。这让增加成本。”
帮助解决问题等高端应用程序服务器,该行业正朝着2.5 d技术。在2.5 d,死亡堆积在上面插入器,包含了在矽通过(tsv)。插入器充当芯片和董事会之间的桥梁,它提供了更多的I / o和带宽。
在2.5 d包的一个例子,一个供应商可以合并一个FPGAHBM。针对高端系统,HBM栈DRAM死在对方之上,使更多的I / o。例如,三星的最新HBM2技术由8个8 gbit DRAM模、堆放和连接使用5000 tsv。
总的来说,它使307 gbps的数据带宽。相比之下,使用传统DRAM,四DDR4 dimm的最大带宽85.2 gbps,根据Xilinx。在大多数版本的2.5 d,芯片是位于并排,虽然有一些开发正在使用这些芯片之上的“支柱”。但在这两种情况下,内存驻留靠近处理器比在传统的平面设计中,和外部存储器的吞吐量是更快。
“我们正在寻址内存延迟的问题,将内存非常接近和创建一个大规模并行接口芯片之间,”麦凯恩说,他指出,不利的一面是,插入器相对昂贵。”,增加了成本,但它使我们密度之间的互联芯片。”
超出2.5 d,下一个大的飞跃3 d-ics或垂直叠加,承诺更快的访问和更低的内存和处理器之间的延迟。
3 d是一个过度使用的术语,它对不同的人意味着不同的东西。一些电话2.5 d 3 d技术。从技术上讲,DRAM堆栈,线焊,也是3 d。
“传统上,3 d-ic意味着通过积极与在矽通过死亡。人们在不同的方向,”ASE的大米解释道。“那么,有被动的插入器。也有活跃的插入器与某种程度的电路或功能。你将死的。插入器处于活动状态,这意味着它可能会有一些电源电路或内存。”
3 d-ic技术并不新鲜。它多年来一直在发展。在2011年,例如,微米混合内存数据集(HMC)宣布,栈内存死逻辑芯片。2018年,微米下降由于采用不善HMC。
另一种形式的3 d-ic叠加逻辑死对方。“3 d逻辑逻辑并不新鲜。有很多研发原型从不同的球员,但还没有生产,”Yole分析师Santosh Kumar表示。当然,“成本是主要的挑战。但也有技术问题,如热管理,而不是死,测试和可靠性。”
似乎有许多这样的进展问题,这可能最终使3 d-ics成为现实。供应商现在正在谈论各种产品领域。例如,GlobalFoundries正在开发一个“SRAM立方体。“一般情况下,静态存储器与处理器集成,但SRAM占用了大量的房地产。而不是整合与处理器,存储器SRAM死了就堆放在处理器和与tsv。由此产生的设备是SRAM /逻辑堆栈。
目标是缩短互连处理器和存储器之间的距离,从而减少了延迟。“我们现在有小的芯片,“GlobalFoundries”麦凯恩说。“总成本可以大幅下降。”
除此之外,GlobalFoundries也正在开发2.5 d / 3 d技术的组合,这将使更快访问内存。例如,在一个2.5 d包,可以将三个独立的内存栈一个插入器。第一个是SRAM多维数据集,它坐落在两个HBM插入器堆栈。
与此同时,英特尔公司最近推出了一个新的3 d叫做“Foveros的包装技术。“这不是一个产品,而是作为技术使multi-die包。它可以分解成小的芯片IP块或chiplets,使用一个活跃的插入器相连。
英特尔表示,解决了技术障碍,阻碍3 d-ics。“第一件事就是解决两到三个棘手的问题,如温度和功率输出。这是一个挑战,没有轻易解决。我们已经提出新的创新来解决,”威尔弗雷德·戈麦斯说,资深首席工程师英特尔。
总之,英特尔Foveros使更高级形式的异构集成,如果不是一个不同的设备规模的方法。在纸上,这项技术可以匹配一个集成的功能芯片系统根据英特尔(SOC)。
英特尔并未放弃芯片扩展,但Foveros提供了一些新的选择。例如,使用这种方法,英特尔最近公布了一个新的混合CPU平台,代号为“今天。“这结合了10 nm处理器核心和四个英特尔的Atom处理器核心到一个微小的包中。
英特尔和其他向chiplets模式铺平了道路。在chiplets像乐高玩具,放在一起的想法不同模块已经讨论多年,但很少有实现它。
“chiplets的动机是工作在较小的技术增量通过利用现有功能在现有硅,或创建更小的构建块,可以混合和匹配,需要更好的系统优化,降低成本,加快产品上市时间、“阿明Shokrollahi说,首席执行官Kandou总线。“硅的Chiplets将打开一个全新的时代创新和方便小球员竞争。”
Kandou总线开发了一个互连结构,作为die-to-die互连为chiplets包或模块。该公司正在与几组在舞台上。
所以chiplets何时起飞?“许多原型已经建立了产品使用我们的玻璃翼并行转换器技术和我们预计批量生产到2019年中间,“Shokrollahi说。”但广泛的行业采用chiplet战略和发展的可互操作的chiplets仍然可能是几年。
“仍有许多问题关于如何设计、制造、组装和测试chiplets然后支持这些解决方案。有额外的挑战当chiplets来自不同的公司或在不同的铸造生产过程。Kandou曾通过一些接口的问题,至少从并行转换器的角度来看,但我们确实看到需要更广泛的行业参与和合作创建一个共同框架,”Shokrollahi说。
Yaniv Koppelman、网络首席技术官迈半导体对此表示赞同。“今天,我们正在使用各种chiplets开关,你可以填充许多类型的提要和与不同数量的chiplets速度。我们发现,这个行业还没有准备好这种方法技术。我们还没有达到临界质量。这就是为什么你开始看到XSR(额外的短延),这是一个接口从100 - gig PAM-4可以收缩。我们也看到于光学的选择,可以驱动两个芯片之间的标准接口,虽然不一定在同一家公司。”
多扇出
同时,势头正在建造另一个包装技术称为扇出wafer-level包装(FOWLP)。在扇出,死是打包在一个晶片。扇出不需要插入器,使其低于2.5 d / 3 d。
但包装客户希望HBM, HBM仅可在2.5 d / 3 d包。这可能会改变。该行业目前正在高密度集成和支持HBM扇出包。这些包可以给客户一个新的和更便宜的选择HBM技术。
有或没有HBM,扇出涉及相同的基本结构。FOWLP,芯片嵌入环氧模塑料,然后高密度再分配层(rdl)和焊料球捏造生产重建后的晶片,晶片表面“金是的,解释技术晶圆级包装材料业务单位主管布鲁尔科学在一个博客。
rdl铜金属连接线路或痕迹,电连接包的一部分到另一个地方。rdl由线和空间测量,指的宽度和间距金属痕迹。
有三种类型的扇出packages-chip-first /面;chip-first /平;和chip-last RDL第一。
最初,扇出不包含基板作为基材。有时,substrate-less扇出包容易弯曲和/或压力由于死亡和环氧模具化合物之间的不匹配。
所以最近,包装房子开始开发扇出衬底。流是相似的,但包使用BGA基质,提高设备的可靠性。“有多种方法将wafer-based扇出技术到衬底的平台,”公司的Huemoeller。“使用低密度和高密度今天正在使用取决于死音高和电气性能要求。都更通常放置在当前基质含有更少的层次与更大的特性,允许减少成本和更广泛的供应链。这些通常是BGA基质,但人类发展指数董事会正在考虑。”
在2016年,例如,ASE引入了一个技术给扇出芯片衬底(中心)。针对服务器的第一个客户中心注册的独立的16 nm和28 nm死于同一个包。这个包有四个金属层2 - 2.5 -µm线/空间配置。
中心的初步方案是基于chip-first流。定于今年,下一代中心支持HBM。这个版本可以2-2µm线/空间,与1.5 - 2µm预计在未来。
“chip-last ASE正在与客户版本的中心,可以支持HBM2内存,”John Hunt说高级的工程总监ASE。“这是用于异构和均匀的服务器应用程序,以及人工智能和chiplet应用程序。它的目的是成为一个插入器的解决方案的一个选择这些市场。它提供了一个低成本的解决方案,有更好的电和热性能比硅插入器结构。”
中心利用BGA衬底。“这基本上是相同类型的衬底上使用一个标准的BGA计划,以及相同的用于2.5 d插入器方案,”亨特说。“BGA基质提供第二层次的扇出的包细中心撞球场标准电路板组装与一个有效的成本结构。”
台积电与此同时,朝着相同的方向。台积电的扇出包装技术,称为信息,用于苹果最新的iphone。现在,铸造巨头正在开发一种新的信息衬底技术,被称为InFO_MS。“InFO_MS是支持HBM,”Jan Vardaman表示TechSearch国际。“这应该在今年生产。”
“尽管InFO_MS在研发的早期阶段,这种技术是为了整合HBM衬底上直接插入器。但这是不容易实现这一技术,”Yole分析师说Favier喂。
台积电也正在开发一个超高密度的版本信息,将扇出sub-µm政权。直到现在,最先进的扇出了rdl大约2-2µm线/空间。然而,台积电是做好信息0.8µm研发更好的几何图形。“这是相同的体系结构。这对于带宽互连密度是重要的改进。我们也尽可能地最小化的寄生,”副总裁Doug Yu说,台积电的研发。
还有其他的好处。“临界尺寸较小的再分配层使减少的总数再分配过程水平扇出包。这反过来又降低了包装总成本,提高收益,”沃伦•弗莱克说,全球副总裁在Veeco光刻技术的应用程序。“目前,1µm RDL低容量,但我们预计,它将在未来几年中显著增加。”
模式RDL层高级包,该行业使用各种光刻系统。它的挑战模式最好RDL特性包。
“最先进的包装光刻系统是专为最低2µm或更高的特点,”弗莱克说。“将较小的特征与更短的波长要求暴露,有一个更大的透镜数值孔径(NA)。主要为这些先进光刻挑战未来扇出包:成像亚微米RDL高纵横比;从死亡将最小化覆盖错误发生;极度扭曲的基质处理;和支持非常大的2.5 d芯片晶圆包装尺寸。产量和生产力将采用先进的扇出包的成本。只有非常高的ASP设备可以负担得起这种先进的包装方式。”
在扇出,死的转变是一个更大的问题。在流动期间,死亡往往在环氧树脂材料,导致变异等问题。
布鲁尔科学正在研究一种方法来解决这个问题。技术使用的模具复合薄膜工作像一个模板。
叠层polymetric die-stencil填补概念。来源:布鲁尔科学
“死钢网是一个替代使用传统的EMC扇出的方法。它不需要使用一个典型的EMC为了创建构成基质。一般是有利的,因为它减少了翘曲观察与EMC扇出技术和灵活整合各种死到包中,独立的大小和特性,”布鲁尔的是的说。
所以未来,客户将会有新的和不同的高级包装选项放在桌子上。这些技术令人印象深刻,至少在纸面上。但和之前一样,这是说起来容易做起来难将它们集成在系统,特别是在合适的价位要求的客户。
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