先进的包装是有意义的

半导体工程与刘Chenglin坐下,包工程主管迈威尔公司;约翰亨特,资深的工程总监日月光半导体;高级主管Eric Tosaya包制造eSilicon;胡安·雷伊,负责工程的副总裁口径导师,西门子业务。以下是摘录的讨论,在现场观众面前举行MEPTEC。

(唐森Chenglin刘,约翰·亨特,埃里克·Tosaya胡安雷伊

SE:拥有先进的包装是如何影响设计链?

雷伊:从我的角度来看,先进的包装包括任何2.5或3 d。使用,作为一个方向,从我们的观点来看,有几个从流量影响设计社区。这些技术使您能够分解整体设计因为你能想到的一个互连芯片的特点外,非常类似于芯片的内部特征。但是现在你有能力整合不同的技术,而理想的优化内存或射频能力,和与新的挑战。第一个挑战是,因为你有非常大的,异构的特点,你必须意识到这一点。我们有修改我们的工具来处理多种技术。邀请物理验证等设计规则检查,布局和示意图。现在你必须去通过插入器或某种类型的互连技术。在这种情况下,它会影响系统的相互联系的特征以及那些可能会影响彼此。它会影响设计的可制造性的特点。有几件事情必须修改的工具和流程,以便我们可以促进这一任务。

刘:在Marvell我们已经做了很长时间,但有一个不同的顺序。现在我们修改设计流程。到目前为止我们所做的事情包,在包,使用传统的软件提供商。我们把不同种类的死在衬底和包。

Tosaya:eSilicon做了不少2.5 d实现。我们发现的复杂性显著增加。我们把我们的设计最初在Excel电子表格描述的互联,从芯片到衬底,从插入器到衬底,基质,基质测试板。它变得很笨拙。有很多手工集成,零碎的检查,很多犯错的风险。所以内部在过去一年里一直努力创建一个更加自动化的设计流基于商业上可用的工具。这是为了去除尽可能多的手工部分和自动检查。的必要性日益复杂的设计,从一个ASIC与一个HBM到现在四个HBM和一个大的ASIC和许多并行转换器。

亨特:扇出是我们的重点。这也是wafer-level芯片大小包装。最初的扇出,第一个在生产,是eWLB英飞凌(嵌入式wafer-level球阵列),这是一个低密度的产品。它可以设计我们的设计方式wafer-level csp(芯片级包)。然后在2016年,我们把中心(扇出芯片在基板上),这是一个替代一个插入器的解决方案。与密度的进化,我们的设计师并不熟练,在这样的技术可以设计复杂的包。路由必须是手工设计。ASE一直在与供应商尽可能的自动化,但是它迫使我们发展我们的整个设计基础设施能够容纳我们看到的复杂性。我们看到另一个问题是,所有的这些都是不断进化。我们不断开发新的功能材料和新流程和新空间的功能,形成我们如何整合功能的基础。 So our design requirements are changing constantly, too. All of that is evolving very quickly, and it can be painful.

SE:今天谁在使用先进的包装和原因,并将随时间改变?

Tosaya:AI上我们已经完成了设计,设计为电信和数据开关设备。真的很赶,至少对于一级客户,由高性能。他们想要的最大带宽,所以我们满足他们的性能需求。

SE:这是除了7纳米开发,还是在一个年长的节点?

Tosaya16/14nm:我们一直在做这个。我们有一个7纳米平台基于台积电技术。但7海里的成本使客户仔细思考如何应用技术,正确的分区是什么成本和性能的平衡。包集成是什么让他们获得更好的解决方案不仅仅是自动走旧路,这就是你可以把所有到硅。不合理的成本和性能。

亨特介绍了:我们的扇出服务器应用程序。所以这是异构集成,客户分区两个技术节点之间的死。我们也致力于均匀集成,分区相同的死在相同的节点。但它不只是分区硅。也将在不同的技术。对于SiP应用程序,我们越来越复杂的扇出结构,客户要求将过滤器和被动者直接进入扇出结构本身。所有这不是相同的复杂性作为插入器解决方案,但它是更复杂的比我们已经使用在过去。

雷伊:对于流动性和高性能计算,我们看到一个兴趣日益增长的汽车工业,以及机器学习和人工智能的应用类型。

刘:这不同的应用程序。我们看到高带宽内存和7海里太贵了。模具尺寸太大了。这是分划板的尺寸。你别无选择,只能调整模具为您的应用程序。它更多的模块化设计。

SE:这些包多少钱与asic和fpga吗?

亨特:扇出的解决方案,他们可以代替一个插入器解决方案,我们可以做2μ线条和空间。我们四个RDL层,UBM(撞下金属化)层+铜柱。所以我们做6个金属层。我们的收益率是98.5%。所以我们得到很好的收益,成本明显低于一个interposer-based解决方案。但是如果我们要去1微米线和空间或更少,现在不是一个最优解。不过,我们看到的性能在扇出更好的电和热比一个插入器的解决方案。我们RDL比插入器的痕迹更厚,以及我们通过更大。他们不深。所以我们看到更好的电气性能,我们可以使用扇出,更薄。 The interposer is 100 microns. A fan-out is only about 25 microns. Cost-wise, we can compete in those applications where it’s suitable.

刘成本:从我们所看到的,它仍然是太高对所有产品。我们处理存储和网络和processors-basically基础设施的公司。但是成本很高。

Tosaya:我们现在有一个客户,而不是做一个非常大的ASIC标线限制,他们专门选择一个更小的芯片。他们有两个版本。一个是单片机BGA。产品使用的高性能版本的两个sameASICs,没有HBM,插入器在一个更大的底物。他们发现是一种有效的性价比解决方案相比,有两个单独的小袋。告诉你那里有价值。

雷伊:我们不能评论成本,因为市场是EDA。但我们必须开发和支持几乎所有类型的技术开发的2.5 d和3 d,因为很明显我们的客户群已经做某种程度的。每一个人看成本,性能和区域需求,其中一些是有道理的。

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