保持IC封装低温

将多个芯片并排放在一个封装中可以缓解热问题，但随着公司进一步钻研芯片堆叠和更密集的封装以提高性能和降低功耗，他们正在努力解决一系列与热相关的新问题。

向先进封装的转变使芯片制造商能够满足高性能计算、人工智能和其他用途对不断增长的带宽、时钟速度和功率密度的需求。这种变化通过分散芯片来缓解热问题，但它使热分析变得复杂，因为一个芯片上的热点会影响相邻芯片的热分布。在模块中，芯片之间的互连速度也比在soc中慢。

西门子数字工业软件公司(Siemens Digital Industries Software)电子和半导体行业负责人约翰·帕里(John Parry)表示:“在世界走向多核等技术之前，你要处理的是一个芯片上每平方厘米150瓦的最大功率，这是一个单点热源。”“你可以在所有三个方向上散发热量，所以你可以达到相当高的功率密度。但是当你有一个芯片，放另一个芯片在它旁边，然后另一个芯片在它旁边，它们互相加热。这意味着你不能容忍每个芯片的功率水平相同，这使得热挑战更加困难。”

这是3D-IC堆叠进入市场缓慢的主要原因之一。虽然从功率效率和集成的角度来看，这个概念是有意义的，并且在3D NAND和HBM中工作得很好，但当包含逻辑时，情况就不同了。逻辑芯片产生热量，逻辑密度越高，处理元件的利用率越高，热量就越大。这使得逻辑堆叠非常罕见，这解释了2.5D倒装芯片BGA和扇出设计的流行(见图1)。

图1:为了满足功率密度、带宽和散热要求，高密度VIPack平台在六种架构中包括基于RDL和tsv的互连。来源:日月光半导体

选择合适的软件包
由于设计人员有太多的选择，选择最好的封装，并将芯片集成在其中，对性能至关重要。硅、tsv、铜柱等组件都具有不同的热膨胀系数(TCEs)，这影响了组装成品率和长期可靠性。

“一般来说，如果你要把某样东西关掉很长一段时间，把它关掉可能对你有好处，”拉姆布斯研究员、著名发明家史蒂文·吴(Steven Woo)说。“但是，如果你基本上要关闭它，并以更高的频率打开它-例如，每百分之一秒-你可能会遇到热循环问题。”pcb、焊料球和硅都将以不同的速度膨胀和收缩。因此，在封装的角落看到热循环故障并不罕见，焊料球可能会破裂。所以人们可能会在那里放置额外的接地或额外的电源，这样如果你失去了连接，它就不会沉没芯片。”

目前流行的带有cpu和HBM的倒装BGA封装尺寸约为2500毫米²。“我们看到一个大骰子可能变成四五个小骰子，”Onto Innovation软件产品管理总监迈克·麦金太尔(Mike McIntyre)说。“所以总的来说，事情必须发展，因为你必须拥有所有的I/O，这样这些芯片才能相互通信。这样就可以分配热量了。根据应用的不同，这可能会对你有所帮助。但是，现在在芯片之间有I/O驱动，而过去在芯片中有内部总线进行通信，这一事实弥补了其中的一些不足。”

最终，它变成了一个系统挑战，有一系列复杂的权衡，只能在系统级别处理。“我们可以通过先进的封装实现很多新东西，但现在的设计要复杂得多，”Fraunhofer IIS的自适应系统工程部高级系统集成小组负责人Andy Heinig说。“当你把所有东西都放在一起时，我们会有更多的互动。你必须检查你的流量。你得检查配电情况。这使得设计这样的系统变得非常困难。”

事实上，有些设备非常复杂，很难轻松地更改组件，以便为特定于领域的应用程序定制这些设备。这就是为什么许多先进的封装产品适用于非常高容量或价格弹性的组件，例如服务器芯片。

芯片模块仿真与测试研究进展
尽管如此，工程师们正在寻找在封装模块构建之前进行封装可靠性热分析的新方法。例如，西门子提供了一个基于双asic的模块的例子，该模块将扇出再分布层(RDL)安装在BGA封装中的多层有机基板上。它使用了两种模型，一种是基于rdl的WLP，另一种是多层有机衬底BGA。这些封装模型是参数化指定的，包括在引入EDA信息之前的基板层堆叠和BGA，并允许早期材料评估和模具放置选择。接下来，导入EDA数据，对于每个模型，材料图可以对所有层中的铜分布进行详细的热描述。最后的热耗散模拟(见图2)考虑了除金属盖、TIM和下填料外的所有材料。

图2:采用RDL扇出式WLP的两个asic的热建模和有机BGA的单独热模型显示了通过基板和互连并向上流向金属盖的热量散发的顶部和横截面视图。来源:西门子

JCET技术营销总监Eric Ouyang与JCET和Meta的工程师一起，比较了单片芯片、多芯片模块、2.5D中间层和3D堆叠芯片与单个ASIC和两个sram的热性能在苹果与苹果的比较中，服务器环境、散热器与真空室和TIMs是相同的。在散热方面，2.5D和MCM的性能优于3D或单片芯片。欧阳和JCET的同事设计了一个电阻矩阵和功率包络图(见图3)，可以在早期模块设计中使用，以确定不同芯片的输入功率水平和设置结温是否可以在耗时的热模拟之前可靠地组合。如图所示，安全区域突出显示了每个芯片上满足可靠性标准的功率范围。

欧阳解释说，在设计过程中，电路架构师可能对模块中要放置的各种芯片的功率水平有一个概念，但可能不知道功率水平是否在可靠性范围内。这些图确定了一个芯片模块中最多三个芯片的安全功率区域。该团队开发了一种用于更多芯片的自动功率计算器。

图3:在2.5D中间层布局中，红色区域表示保持Tj-Ta < 95°C的一个ASIC和两个sram芯片的安全功率水平。来源:JCET

量化热阻
热量如何通过硅芯片、电路板、胶水、TIM或包装盖是很容易理解的。存在标准方法来跟踪每个界面的温度和电阻值，这是温差和功率的函数。

“热路径通过三个关键值来量化-从器件结到环境的热阻，从结到外壳(封装顶部)的热阻，以及从结到板的热阻，”JCET的欧阳说。他指出，JCET的客户至少需要0_晶澳,ɵ_jc和ɵ_{简森-巴顿}，然后在系统设计中使用。他们可能会要求给定的热阻不超过特定值，并且封装设计能够提供该性能。(见JEDEC的JESD51-12，包装热信息报告和使用指南，以了解详情。)

图4:从芯片到封装再到电路板的热阻量化了封装散热的能力。来源:JCET

详细的热模拟是探索材料和配置选项的最便宜的方式。“操作芯片的模拟通常会识别一个或多个热点，因此我们可以在热点下方的基板中添加铜来帮助散热，或者改变盖子材料并添加散热器，例如。使用多个芯片封装，我们可以改变配置或考虑新的方法来防止热串扰。有几种方法可以优化高可靠性和热性能，”欧阳说。通常，包被设计为一定的最大级别。欧阳指出，系统集成商可能会指定热阻_晶澳,ɵ_jc和ɵ_{简森-巴顿}，不能超过某些值。通常，硅结温度保持在125°C以下。

在模拟之后，包装公司进行实验设计(do)来得出最终的包装配置。但是，由于DOE的步骤需要使用专门设计的测试车辆，耗时且成本较高，因此首先要进行仿真。

选择商旅
在封装中，超过90%的热量通过封装从芯片顶部散发到散热器，通常是阳极氧化铝的垂直散热片。具有高导热性的热界面材料(TIMs)被放置在芯片和封装之间，以帮助传递热量。下一代用于cpu的TIMs包括金属板合金(如铟和锡)和银烧结锡，其传导功率分别为60W/m-K和50W/m-K。

随着公司从大型soc过渡到芯片模块，需要更多种类的具有不同性质和厚度的TIMs。

据Amkor研发高级总监YoungDo Kweon在最近的一次演讲中表示，对于高密度系统，芯片和封装之间的TIM的热阻对封装模块的整体热阻有更大的影响Kweon说:“功率趋势正在急剧增加，特别是在逻辑方面，因此我们关注保持低结温以确保可靠的半导体工作。”他补充说，虽然TIM供应商为他们的材料提供热阻值，但从芯片到封装的热阻值为0.90_jc)，在实践中，受装配工艺本身的影响，包括芯片与TIM之间的粘合质量和接触面积。他指出，使用实际装配工具和粘合材料在受控环境中进行测试，对于了解实际热性能和为客户资格选择最佳TIM至关重要。

空洞是一个特别的问题。“材料在包装中的表现方式是一个相当大的挑战。你有粘合剂或胶水的材料特性，材料实际润湿表面的方式会影响材料呈现的整体热阻，即接触电阻，”西门子的Parry说。“这非常依赖于材料如何流入表面上令人难以置信的小缺陷。如果缺陷没有被胶水填充，它代表了对热流的额外阻力。”

用不同的方式处理热量
芯片制造商正在扩大解决热限制的范围。“如果你降低模具的尺寸，它可能是面积的四分之一，但封装可能是一样的。是德科技公司内存解决方案项目经理Randy White表示:“由于外部封装的连接线进入了芯片，因此可能会出现一些信号完整性差异。”“电线更长，电感更大，所以有电气部分。如果你把骰子的面积分成四分之一，它就会跑得更快。你是如何在一个足够小的空间里消耗这么多能量的?这是另一个需要研究的关键参数。”

这导致了对键合研究的重大投资，至少目前的重点似乎是混合键合。“如果我有这两个芯片，它们之间有小凸起，这些芯片之间有空气间隙，”Rambus ' Woo说。“这不是最好的导热方式来移动热量上下堆叠。你可能会用一些东西填充气隙，但即使这样也不如硅直接接触好。所以杂化直接键是人们正在做的一件事。”

但混合键合技术价格昂贵，而且可能仍局限于高性能处理器类型的应用，台积电是目前仅有的提供该技术的公司之一。然而，在CMOS芯片上结合光子学或在硅上结合氮化镓的前景是巨大的。

结论
先进封装背后的最初想法是，它将像乐高积木一样工作——在不同工艺节点开发的小块可以组装在一起，从而减少热问题。但也有取舍。从性能和功率的角度来看，信号需要传播的距离，以及电路总是开着，或者需要保持部分黑暗，都会影响热性能。将一个模具分成多个部分以获得更好的产量和灵活性并不像看起来那么简单。封装中的每个互连都必须优化，热点不再局限于单个芯片。

早期的建模工具可以用来排除小芯片的不同组合，这对复杂模块的设计者来说是一个很大的推动。在这个功率密度不断增加的时代，热模拟和新TIMs的引入仍然是必不可少的。

-Ed Sperling对该报道也有贡献

参考文献
1.欧阳E.，顾杰，郑勇，刘明，“基于2.5D/3D封装的芯片模块热设计”，电子系统热与热机械现象国际学术会议(ITHERM)， 2022。
2.Kweon，“FCBGA产品的高性能TIM”，半导体360 Live欧洲+以色列，2021，https://www.youtube.com/watch?v=StakqaRul7k

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