芯片制造商正在酝酿他们14 nm finFET过程,与10 nm和7海里将船可能在今年晚些时候或明年。

在10纳米,IC厂商决心规模的两个主要部分finFET熔晶体管和互联。一般来说,晶体管扩展仍将具有挑战性的高级节点。和最重要的是,背后的互联可能继续下跌进一步曲线。

事实上,互连问题开始出现在20 nm左右,和每个节点的问题正变得严重。Interconnects-the小铜线计划在每个节点设备变得更加紧凑。反过来,这导致性能退化,增加阻容(RC)延迟芯片。

“RC延迟(是)的延迟信号通过电路速度,”拉库马说Jakkaraju,产品经理对金属沉积产品业务单元应用材料,在最近的博客。“RC延迟很重要,因为它可以成为一个重大的障碍继续向下扩展的逻辑驱动的性能和内存设备今天的多功能移动消费电子设备。”

在一个芯片,平均延迟由于铜的电阻率增加了7.6%从45 nm制程到22纳米,根据从乔治亚理工学院最近的一项研究。但预计平均延迟从22到11 nm达到21.8%,和48%的11 - 7 nm,佐治亚理工学院。

多年来,行业发展,并提出了一些解决方案来解决互连的瓶颈。例如,动量是建筑新材料的金属化方案,如钴(Co)和钌(俄文)。此外,突破性技术称为空气间隙进入画面。

但是,进步和变化的速度仍然缓慢在一系列挑战的领域。说:“这是大挑战马克开快车的人,高级副总裁实验室先进的逻辑三星。“我们真的需要一个互连的突破。”

不用说,铸造供应商和顾客需要密切监视互连的进展。因此,半导体工程看互连的状态,艰难的过程步骤,前方是什么。

连接是什么?
基本上在一个芯片中,晶体管作为开关设备。的晶体管制造front-end-of-the-line (FEOL)晶圆工厂。

基本上,晶体管是位于底部的结构。在晶体管中,有几个水平。高端芯片可能8 - 15水平。这些级别由一个小铜布线图,在整个芯片相连接。这个方案,称为互联,backend-of-the-line (BEOL在工厂)。

铜布线图是复杂的。例如,如果总长度的铜导线伸出,以苹果的老一代A7应用处理器,它将达到一个惊人的20公里。

每个互连线几个原子厚,而它们之间的距离只有几个原子宽。和电线必须完全一致在芯片内。如果他们是不一致的,设备对性能可能会受到冲击,甚至失败。

在操作中,电子从金属层的顶部开始,通过互联迁徙到晶体管。电子的流动通过电线不是一个大问题,当芯片比较简单,但在BEOL高级节点问题浮出水面。

BEOL”,这都是成本、产量、可靠性和性能,”David炸说,首席技术官Coventor。“减少维度打击这些物品在几个不同的方式。首先,模式方案实现高密度互联正在推动重大成本/复杂性小蝰蛇和具有挑战性的产量。第二,缩小尺寸意味着电线截面积减少,使阻力,从而影响性能。”

基本上,铜电阻增加的两个主要reasons-grain边界散射和表面效果。在最近的一项研究中,研究人员从三星决定phenomenon-boundary散射或表面效应铜电阻率的主要因素。

铜的电阻率增加是由于边界散射和表面效果。

如果研究人员能精确定位问题,帮助解决RC延迟问题。“如果晶界效应占主导地位,工程的晶粒取向和尺寸最小化这种散射源将降低电阻率,“Ganesh说对冲基金,高级研究科学家实验室三星先进的逻辑,在最近的一次演讲。

晶界的影响并不是最重要的问题,然而。坏消息,根据三星,是表面效应可以控制铜互联的电阻率。简单来说,铜是跑到物理定律。“如果表面效应(主导)——尤其是那些因简单约束由于维度reduction-reducing电阻率低于允许的限制是不可能的,”对冲基金在陈述说。

BEOL流
所以解决问题的办法是什么?“互联成为一个大瓶颈,”戴夫Hemker说,高级副总裁兼首席技术官林的研究。“你需要攻击这个问题在所有方面。需要一个全面的解决方案的材料、设备、集成方案和设备布局。这将决定一个特定的客户使用。它可能不是对每个人都是一样的。”

其他人也同意。“互连是一个转折点,和形式取决于沥青扩展我们从20 nm, 10 nm和7 nm节点,“说Mehul奈克,主要技术人员在应用材料。“每个人都尺度不同。所以解决已知的互连金属填充高价值的问题——例如,通过和行R,电容缩放和可靠性管理基于沥青桶,而不是节点。音高是现在的参考点,而不是节点。”

与此同时,在BEOL流,有许多流程步骤。多年来,芯片制造商使用所谓的铜双波纹的过程中,创造了金属线和通过。简单的双波纹流,一个性能介电材料是首先沉积在一个结构。基于碳掺杂氧化物(SiCOH)材料,性能电影旨在减少芯片的电容和传播延迟。

电影的想法是找到一种性能和较低的介电常数或“k值。“降低k值,介绍了电影与porous-like属性。但是一般来说,多孔膜机械性能不佳,容易在抛光过程中潜在的损害。

这么多年来,性能电影被困在同一“k值”在2.4到2.5左右。展望未来,芯片制造商可以降低“k值”在2.2左右的循序渐进的步骤。

而是在性能扩展的量子飞跃,这个行业已经决定优化现有的电影。“性能扩展与其说关注减少薄膜介电常数,但发展较低的电影过程诱导损伤有效得到降低集成电容相似的大部分电影k,”应用的Mehul说。

然而,还有其他的方法来降低电容。例如,英特尔的14 nm finFET过程由9到12的金属层。在这个过程中,英特尔空气差距在两个layers-MT4和MT6实现。空气间隙降低增殖系数粘度值1.0的理论极限。

英特尔的使用空气间隙,反过来,导致了17%的性能提高电容,凯文•菲舍尔根据后端流程集成经理在英特尔。空气间隙增加成本的过程,但他们也有其他好处。“它给你更好的性能,”费舍尔说。

英特尔在两个金属层使用的空气间隙导致电容改善17%。

总之,该行业的重点已经有所改变。以前,它被发现试图提高电容降低k的电影。但是考虑到低k缺乏进展,目前该行业的关注电阻使用新材料和模式方案。

模式
与此同时,在流中的下一个步骤,氧化性能膜覆盖着一个和抗拒。这一步后,通过和战壕形成使用光刻和蚀刻工具。通过连接一个金属层与另一个。

模式,行业是使用193海里浸泡光刻技术和多个模式。在7海里,不过,芯片制造商更愿意使用极端紫外线光刻技术(EUV)。

EUV将简化流程步骤,但问题是在7纳米技术是否会做好准备。“EUV技术比一两年前要好得多,”说,首席执行官d2。

“问题在于‘更好’是生产足够好,”》说。“具体来说,人们谈论的电源。另一个问题是正常运行时间。问题是它需要多长时间,EUV足够可靠,它不是一半的时间。”

障碍/班轮沉积
一旦通过/沟形成的模式和蚀刻步骤,内衬是扩散阻挡层结构和衬垫材料。防止铜原子迁移扩散障碍层电介质材料。

多年来,芯片制造商使用相同的金属化方案。一层阻挡层的钽(Ta)和氮化钽(TaN)材料沉积使用物理气相沉积(PVD)。助教是用来形成衬垫和褐色的障碍。

在高级节点,一些将继续使用助教/棕褐色。但从20 nm,其他几个人开始取代Ta与班轮公司。沉积和化学气相沉积(CVD),公司提供了一个优越的润湿层铜的电影。

在7海里,几个芯片制造商正在评估班轮公司和俄罗斯。在最近的一项研究中,IBM和GlobalFoundries比较了两种材料的班轮7海里。

俄罗斯更好的润湿和缺口填补属性。“很明显,整个过程窗口获得铜填充没有任何侧壁或中心空洞36海里音高是更大的褐色/俄文,虽然晒黑/公司的解决方案是不排除通过这项工作,”西奥Standaert说流程集成在IBM经理表示。

然而,俄罗斯有一些缺陷。“化学机械抛光的棕褐色/俄文屏障系统可能非常困难,因为俄罗斯是一个高贵的金属,“Standaert说。

搬到一个新材料是说起来容易做起来难。“世代BEOL,工程师们一直在预测,传统的PVD助教/ TaN屏障班轮计划将失去动力,“Coventor炸说。”,多年来,还没有。”

传统的流仍然是成本效益。引入新材料将提供许多好处,但也有一些挑战。”“肾上腺脑白质退化症”公司或俄文提供近乎完美保形沉积资料,因此,被视为是一个潜在的解决方案,”弗里德说。

”,但当我看到新工作衬过程,通常我看看集成的好处,而不是内在的利益的电影,”弗里德说。“基本物质需要研究。例如,它满足可靠性标准吗?它简化了堆栈镀过程窗口打开?加法器的成本是多少?”

铜种子
与此同时,在流,阻挡层是由铜涂层在种子障碍。最后,结构是使用CMP电镀铜和地面平坦。

但在高级节点,铜的电阻率继续增加。同时,扩散壁垒是占用更多的空间,从而增加了线路电阻。

结果,研究人员也在研究各种和未来的解决方案来解决这个问题。例如,林的研究发明了一种化学沉积技术,通过有选择地发展有限公司材料,其次是传统的铜金属化沟。

“我们正在考虑钴作为不仅一个势垒/衬垫候选人,但是我们也可以电镀钴,”林Hemker说。“铜依然存在,但您可能会看到cobalt-filled通过。

接下来是什么?
7海里之外,该行业一直谈论俄文班轮和manganese-based自发形成的障碍。此外,行业也在考虑一些非常规的方法。

“例如,我们正在与一个大学看石墨烯作为铜的扩散障碍,“Hemker说。“如果你放下石墨烯,可以抑制铜扩散。但是真的很难做。

“也有一些真正有趣的可能性为后端有机壁垒或有机自组装单层膜而言,“Hemker说。与自组装单层膜,我可以工程师分子以这样一种方式,他们可能会聚集在正确的位置。这是扩散障碍或plate-able表面可以存款。”

同时,该行业正在看新材料代替铜为主要金属互连方案。事实上,在5 nm,铜可能耗尽体力。“这些问题可能解决代替传统的金属,铜和/或钨,通过另一种金属,“Zsolt Tokei说,项目负责人Imec。

在实验室里,Imec证明10 nm半个球场俄文互联。有限公司和其他金属也未来的候选人。

桌子上有其他的选择。例如,代替传统的扩展,一种想法是垂直朝着先进堆死和其他2.5 d/三维集成电路方法。

“最大的问题就是应用程序需要(2.5 d / 3 d),“林Hemker说。“一度,人们说一切都需要它,这并非如此。一些图像传感器需要它。移动需要从功能意义。和其他的地方就是增加了性能,这是高带宽内存立方体或混合内存架构,你真的需要提高处理器和内存之间的数据流。他们愿意支付它,因为它增加成本。”