小的晶体管会如何?

由马克LaPedus &埃德·斯珀林

几乎普遍的协议,摩尔定律正在放缓。但是否会真正结束,或者只是变得过于昂贵和不相关和将取代设备scaling-are一些影响深远的主题研究和讨论。

半导体工程坐下来的三个顶级研究机构——的领导人Imec,Leti和半导体研究公司(SRC)——确定下一步是什么,我们如何到达那里,潜在的问题。以下是摘录的对话。

SE:设备扩展会走多远,它会是什么样子的呢?

首席执行官玛丽Semeria Leti:我们将扩展我们可以。我们可以推到3海里。我们有设计3海里。但这将是昂贵的…有一个新的平台5纳米(CMOS)。10年来我们一直致力于纳米线。我们相信,纳米线将成为第一个平台互补金属氧化物半导体发展。我们也开创了FD-SOI技术和可伸缩性的证明技术7海里。是很重要的公司知道他们可以开发他们的产品对许多不同的节点。28 nm FD-SOI已经在制造。

吕克·范举起,Imec的总裁兼首席执行官:很明显,finFET是14岁和10 nm的主导技术。它将最有可能被延伸到7海里。但是超越7海里,古典finFET很难。所以这就是我们看到的水平纳米线。它看起来很复杂是很困难的。但它不是这样一个重大偏差延长finFET水平纳米线。这是因为它从finFET开始。然后,我们做一些技巧,以使这些finFET的电线。这是一个自然进化。我希望这将确实发生在5海里。 Of course, we have to be careful what we call 5nm. There is a lot of debate about that…And then, we’ll probably extend it to 3nm. The next node will be vertical nanowires. At certain dimensions, it may go below even 3nm. We have a path there. Then, I’ve shown this possibility of stacking vertical nanowires. We have a roadmap laid out for at least several more generations.

总裁兼首席执行官肯•汉森SRC:清晰有7海里。有很多活动在5海里。我深信,会有一个5 nm节点大多基于传统类型的设备,尽管gate-all-around而不是finFET之类的。如果你得到5 nm,导致下一个节点,这是3海里。3海里非常粗略的在这个时间点上。你知道和我一样做5 nm并不意味着一微米是什么意思在旧社会的维度。但你正在使用单个原子,或很少数量的原子。这是非常难以控制。它需要新的和不同的设计技术能够解释的变化。这既是本地和宏观层面来控制你的时机不同分支电路在数字系统。 So, there is enough work going on at 5nm. There will be a solution there. Assuming we go to gate-all-around kinds of technologies, that will probably lead to a 3nm. Beyond that, it’s questionable what’s going to be there.

SE:它将在经济上可行的前进超过5海里?

Semeria:它总是一个问题之间的妥协成本、性能和节能。但这是半导体发展的故事。的组合架构,晶体管,压力等等…即使现在真的只有四家公司致力于finFET。纳米线是finFETs的下一版本。您可以使用纳米线或nanosheets。这不是比finFETs如此复杂。很接近。这是3 d设计。我们看到好的结果在5海里。我们使用硅纳米线来证明第一个量子比特。 It’s based on silicon nanowire, fully compatible with CMOS processes on 300mm. Leti is going this way to address the HPC road map to push the performance as far as we can.

Van den抛:一般来说,如果你想继续这种复杂性,摩尔定律,很显然,研发的数量将会增加。你需要增加研发,因为越来越难的问题。这是其中一个原因为什么被整合的趋势。只有大公司才能负担得起使这些过渡到更复杂的技术…有整合和更少的公司将能够这样做。但数量不会减少。业内卷正在增加。我很确定,将源自的需求物联网。需要存储的数据量是不可思议的。转变我们看到从硬盘到固态硬盘将创建一个巨大的对硅的需求,实际上没人能够供给足够快。所以我不担心需求方。会有需求。

汉森:最基本的问题,大家都知道现在已被认可和接受,是摩尔比例即将结束。从一个技术节点移动到下一个技术所花的时间。它成本更从发展的角度来看。所需的模式越来越复杂,增加流程步骤。设备已经finFETs,这使得它们更复杂,需要更多的面具。每个晶体管的成本,这取决于你相信谁,是上升,保持持平或者移动略有下降。更多的钱将是需要移动的速度我们搬过去。

SE:先进的包装如何融入这张照片吗?

Semeria另一种方式。你可以用2.5 d和3 d。我们介绍了CoolCube,整体三维集成。我们相信,它可以非常有效地降低硅的成本叠加使用相同的过程。这可能是相关的异构集成不同的性能模拟函数堆放在一个数字函数与一个高密度互连…我们优化一个低温的过程。我们开发的应用材料低温外延。和植入我们开发了一个策略来实现同样的速度为顶部晶体管晶体管底部。我们取得了95%的晶体管的性能参考。这些都是最近的结果以CMOS为顶部和底部层…但我们只是开始。我们演示了CMOS互补金属氧化物半导体,pMOS nMOS, nMOS管理办公室。我们可以测试和演示,但目标是显示,您可以使用CoolCube产品。感兴趣的我们公司评估这技术…2.5 d非常灵活和有效的集成方案。我们使用3 d网络芯片,它非常灵活,基于中间。你可以混合技术和优化成本,性能和发动机。

Van den抛:如果你谈论几何比例,我们不会停留在一个为期两年的节奏。它会慢下来。我们将补偿放缓,进入第三维度。我们要呆在摩尔定律。但不会都来自几何缩放。从一个节点到另一个,可能需要更多的时间。但在路线图中,也许我们会有两个晶体管的对方。所以我们不会获得那么多的几何比例,但我们得到叠加。净效应是我们呆在曲线的复杂性。但在几何定标曲线,它比每两年需要更多的时间。 The gains will be slower.

汉森:每天都是一个独特的包装方法出生。扇出包装,一般来说,是一个爆炸性的区域。唯一的阻碍扇出,这只是另一种形式的SIP包装,一直都是成本。

SE:你看到了什么?

Semeria:我们做了对比FD-SOI finFETs和纳米线在10纳米,7和5 nm。在5 nm纳米线比FD-SOI finFETs静电控制。你可以堆栈纳米线,以实现更高的电流,所以你可以有表现。我们将推动纳米线一个节点。

Van den抛在所有方面:有需要循序渐进。计量无疑是一个重要的领域,尤其是在我们进化到3 d结构。计量变得更具挑战性。在沉积,已经取得了很大的进展。这是由NAND闪存技术,特别是垂直NAND闪存。腐蚀是一样的。我没有看到任何很大。我们需要精确的原子级别的流程步骤。

汉森:我们已经取消了一些晶体管候选人3 nm和超越。似乎所有的类别,磁电的最高潜力。但这是投机。基本上我们寻找,并通过时间的推移,我们已经看到,如果你找到一个装置,将执行相对我们今天可以出去的设备,但会在级低功率运行,那么你可以有一个净收益在性能方面的单位直流功耗。它将会有一个显著降低功率按可比今天的设备的性能。这可能会容易与硅集成技术。

SE:当我们进入物联网时代,有什么变化?

Semeria:这取决于应用程序。保持低压FD-SOI的优势,我们喜欢极化(相变内存)或OxRAM(氧化物RAM)。FinFETs需要解决高端市场。FD-SOI将物联网,特别是汽车,因为它显示了对辐射硬度。这是汽车应用的一个关键优势。我们试图在FD-SOI把越来越多的功能。所以它必须与射频兼容。与射频FinFET并不兼容。

Van den抛:其中一个趋势是沿着价值链,我们看到更多的合作。我们看到更多的专业公司,甚至系统公司和oem,参与研发的部分。他们必须把研发作为我们偏离这一维的路线图。

汉森:功耗。另一边是安全性。当你推出物联网网络,人们说到2020年的500亿台设备,你增加了黑客攻击区域。安全你把边缘不能接近在服务器级。

SE:将来其他改变你在看什么?

Semeria:我们必须考虑不同的体系结构计算。冯·诺依曼,当然,这是符合消费者的架构。大规模并行问题,有神经形态模式识别…量子将一切都不是最好的解决方案。我们必须结合不同的体系结构,最大化我们的计算能力。

Van den抛:我坚信,我们将看到EUV很快进入制造业坡道。已经取得的进步在过去的12个月是惊人的力量和机器的可靠性,以及抵制和薄膜的发展。所以,这不是一个是否会发生的问题。它只是会发生时,又有多少的铸造厂将致力于EUV 7海里。或者他们会等待5海里。或者他们会从7海里的一个版本,然后开始第二个版本与EUV 7海里。这些场景在桌子上了。

汉森:我们不认为有任何问题,你必须有材料变化能够继续完善设备技术。我们认为你需要看看开的跨层设计层次结构。

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