将5 nm发生吗?

芯片制造商正在加大16/14nm finFET流程,10 nm finFETs预期将在2016年末或2017年初。

下一步是什么呢?铸造厂可以看到通往finFET晶体管扩展到7海里,但下一个节点,5海里,是远不能确定,可能永远不会发生。事实上,有几个技术和经济挑战5海里。即使5 nm发生,只有少数公司能够负担得起,以及芯片可能只出现在一个狭窄的应用程序。

不过,该行业正积极致力于5 nm研发,尽管目前尚不清楚,如果技术将出现在2020年的计划。即使在今天,铸造厂正努力跟上传统两年过程节奏,质疑芯片扩展和摩尔定律的未来。

事实上,引用技术的成本和复杂性,Bob Johnson, Gartner分析师、项目7海里可以推到2020。这比预计的还要大概一两年后根据一些芯片制造商的路线图。

反过来,这可能会影响的潜在时间5海里,如果这个行业决定推进技术。“我认为5海里会发生,但到2020年,”约翰逊说,补充说,一个可行的5 nm过程可能不出现,直到下一个十年,可能是2023年。

但假设5 nm发生在一个时间或另一个,芯片制造商目前正在重新评估5纳米晶体管的选择,在这个过程中,他们正在修改行业路线图。在上届路线图,finFET应该扩展到7海里然后耗尽体力。然后,该行业需要一个新的晶体管类型5海里。一次,唯一的竞争者为5 nm纳米线场效应晶体管外侧,有时也被称为gate-all-around场效应晶体管。

纳米线场效应晶体管是外侧finFET变成了门缠绕在它。纳米线场效应晶体管有良好的静电学,但他们也困难和昂贵,促使该行业重新考虑晶体管的选择。

现在,有两个主要在5纳米晶体管的竞争者。纳米线场效应晶体管是一个候选人,但行业现在认为它可以扩展finFET 5海里。“FinFETs可能会延长到5 nm,”马克·波尔说高级研究员和流程架构和集成主管英特尔。“FinFETS不是唯一的选择5海里。”

使5 nm,行业工厂需要新的突破。光刻是显而易见的挑战。但另一种技术,互连,成为最大的障碍。说:“这是大挑战马克开快车的人,高级副总裁实验室先进的逻辑三星。“我们真的需要一个互连的突破。”

记住这些和其他挑战,行业达到了同样的结论。说:“5 nm节点是一个昂贵的亚伦中国农历新年庆祝活动之前更换灯笼内,副总统的过程技术和逻辑器件研发项目的主任IMEC。

这些和其他因素促使芯片制造商考虑并行路径。例如,先进堆死,单片3 d和其他2.5 d / 3 d IC技术也可以扮演一个角色在未来的节点。

5纳米是什么?
在任何情况下,问题是清楚5海里。5海里会发生吗?和将来的应用程序是什么?

就此而言,指定“5 nm”是什么意思呢?现在,这是一个谜。

即使在今天,过程的术语和定义节点是模糊的,如果不是混乱。例如,铸造供应商有稍微不同的规格在16 nm / 14 nm。相同的场景可能会发生在10 nm和7海里。

通过5 nm节点名称可能变得无关紧要。现在,该行业的目标是发展所谓的“真正的5 nm”技术。

为此,芯片制造商希望遵循传统的晶体管扩展指标,根据摩尔定律。这个想法是为了规模或关键晶体管规格乘以0.7倍和/或0.8倍在每个节点,反过来,将晶体管密度的两倍左右。

确定5 nm规格的一个方法是把英特尔的14纳米技术和乘以0.7倍或0.8倍。英特尔的14纳米技术有20 nm门长度,分析师表示。通过使用0.8 x度规,5纳米晶体管将有10到12 nm门长度,分析师表示。

规格只是等式的一部分。和之前一样,低功率芯片必须提供良好的性能。“通常情况下,我们寻找至少20%的性能提升的权力(在每个节点),或在同一频率,功率降低40%”Srinivasa说班纳,一位和先进的设备架构主管GlobalFoundries。

如果5 nm可以满足这些标准,技术可以找个地方在几个未来的市场。“我们将出现新功能的手机市场以及高端数据中心,”班纳说。

未来的晶体管可以满足给定的规格。但更重要的是,它必须生产有价值的。“性能和成本问题扩展到5 nm的巨大挑战,并解决他们将涉及扩展当前的方法以及新技术和材料的引入,”杨说,全球产品小组的首席技术官林的研究。

模式是一个挑战在5海里。为此,行业希望极端紫外线(EUV)光刻。但如果EUV忽略了窗口,芯片制造商可能试图延长193海里浸泡。“5 nm过程与EUV应低于5 nm制程没有它,但无论版本可能是如此昂贵,越来越少的公司可以负担得起,”David Abercrombie说项目经理高级物理验证方法导师图形。

在这方面,问题是明确意愿EUV曾经发生吗?EUV的情绪变化。在最近的一项调查由eBeam倡议,受访者预测EUV将用于至少一个生产步骤,到2020年,平均62%的信心等级。

总之,5 nm的成功或失败可能归结为一个要素成本说:“必须有一些价值,布鲁斯·多丽丝研究员IBM。“这绝对必须有成本优势,或者是没有什么意义。”

的解决方案
与此同时,如果5 nm,下一个问题:最好的5纳米晶体管的选择是什么?它仍然是悬而未决。“我们正在考虑很多选项,“三星开快车的人说。“有许多选项和问题。”

但令人惊讶的是,纳米线场效应晶体管或gate-all-around场效应晶体管,不再是唯一的候选人。现在,有越来越多的技术人员,希望延长finFET 5海里。

IBM的多丽丝,认为finFET晶体管在5 nm将是一个更好的选择,而不是纳米线场效应晶体管。finFETs,电流的控制是通过实现一个门上的每个鳍的三面。

有些人想延长finFET,并有充分的理由。行业的发展注入了数十亿美元finFET技术,包括EDA工具、流程和工厂设备。所以投资回报,一些想要牛奶finFET尽可能长。

“如果我负责技术的景观5海里,我将告诉工程师,“看,我们有finFETs 14 nm, 10 nm,也许7海里,’”多丽丝说。”所以我想每个人的手臂,看看我们可以另一代人。我的需求是5 nm finFET。”

扩展finFET 5海里是一项艰巨的任务,然而。例如,假设7海里finFET预计将有12海里18门长度和一个45 nm 55纳米门,根据IBM。它可能有鳍的宽度6 nm和联系保利(CPP)的44 nm。

相比之下,一个假设5 nm finFET可能9 nm门长度,35门音高和30 nm CPP,根据IBM。也有鳍的宽度5纳米,而从理论上讲,这种特殊结构的物理限制。

延长finFET,芯片制造商将需要一些创新,如高鳍和新通道的材料。高鳍提供更多的驱动电流,使更快的芯片以较低的权力。

但像鳍宽度、翅片高度也有一些局限性。“有一个最佳翅片的高度,“GlobalFoundries”班纳说。“除此之外,你不增加翅片高度的好处。”

新渠道的材料,如III-V锗(Ge),承诺提高设备的通道流动。“III-V和锗遭受更高的断开的泄漏,这将增加备用电源,”班纳说。

出于这个原因,芯片制造商也在寻找另一种晶体管候选人5第横向纳米线场效应晶体管或gate-all-around。纳米线场效应晶体管,finFET的进化步骤,似乎是一个可行的技术。

在最近的一篇论文在IEDM,英特尔为例,描述了纳米线场效应晶体管的栅极长度13和设备宽度4.7 nm。此外,英特尔基准测试各种通道材料设备,认为III-V和通用电气都有各自的优点。

“我们的研究表明,当最好的驱动电流和能量优化和延迟,纳米线应使用通用电气NMOS和通用电气管理办公室,“Raseong Kim表示,英特尔资深工艺工程师。“优化最低的电容和权力时,纳米线应使用III-V NMOS和通用电气管理办公室”。

总之,纳米线场效应晶体管具有一些优势。“Gate-all-around 5海里的路要走,”Michael Chudzik表示在应用材料的高级主管战略规划。“它增加了门区域,这样你在关闭该设备更有效。”

然而,有一些挑战。“gate-all-around电容是一个问题。不像finFETs,你添加了门和source-drain之间的电容,由于纳米线结构,”Chudzik说。“另外,你构建纳米线在硅的表面上。你需要关闭掉,因为这是一个寄生晶体管。电容是更重要的在gate-all-around比finFET。”

扩展晶体管不是唯一的选择,然而。事实上,另一条路径是垂直的。一种选择是去2.5 d stacked-die路线,这是日益活跃。另一个选择是使用一个3 d方案。

如果是基于成本,仅2.5 d / 3 d staked-die达成cost-per-transistor平价与传统芯片在7海里,分析师表示。5 nm, 2.5 d / 3 d有15%至20%的成本优势,他们补充说。

2.5 d / 3 d stacked-die、成本并不是唯一的因素。“人们说成本将司机,“Prashant这个地方说,高级技术总监KLA-Tencor。“我们认为功能将司机。”

其他选项也在桌子上。例如,先进的芯片可以集成到其他2.5想包,如扇出。然后,英特尔嵌入式Multi-Die互连桥(EMIB)技术,这是一种低成本的替代中间。“摩尔定律正在放缓,人们使用的术语“超过摩尔”和物联网。很多人通过包装、“KLA-Tencor这个地方说。