5纳米工厂挑战

在最近的一次活动中,英特尔发表了一篇论文,产生火花和推动投机前沿IC产业的未来发展方向。

公司描述新一代晶体管称为纳米线场效应晶体管,这是一个finFET变成了门缠绕在它。英特尔的纳米线场效应晶体管,有时称为gate-all-around场效应晶体管,据说为5 nm满足设备要求,按照国际半导体技术发展路线图的定义(也是)。

英特尔可能流露出意图5海里,如果不是更早的话。该报表示,英特尔正在探索在晶体管开关的概念架构下公路和正在开发的技术领域。

当然,他们并不孤单。例如,马克·刘总裁兼联席首席执行官在台积电,最近说台积电已经开始工作5海里,它表示将开始两年后7海里。在研发实验室,其他人也看5海里。

不用说,5 nm的时机和确定尚不清楚。芯片制造商今天看到的路径扩展finFETs 7海里,但5海里远未确定,它可能永远不会发生。事实上,有许多技术挑战5海里。成本预计为5 nm是天文数字。

但假设5 nm发生在同一时间或另一个,整个行业面临着诸多障碍。说:“一切都是一个挑战,”迈赫迪Vaez-Iravani,先进的成像技术的副总裁应用材料。“你有物理和灵敏度要求。你有材料处理。你有改变架构。”

其他人也同意。“性能和成本问题扩展到5 nm的巨大挑战,并解决他们将涉及当前方法的扩展和新技术和材料的引入,”杨说,全球产品小组的首席技术官林的研究。

所以,如果行业推进5 nm,挑战是什么?帮助该行业领先,半导体工程已经组建了一个列表的一些更具挑战性的流程步骤5海里。

晶体管的选择
但首先,芯片制造商必须做出一些艰难的决定。首先,他们必须选择正确的晶体管结构5海里。今天,有两个主要选择finFET和纳米线场效应晶体管。

“FinFETs 5 nm的选项之一,“Srinivasa说班纳,一位和先进的设备架构主管GlobalFoundries。“我们希望扩展它。我们在创建基础设施投资这么多钱和一个优化装置。”

扩展finFET 5 nm是具有挑战性的,然而。例如,5 nm finFET鳍宽度预计是5 nm,据说这个结构的理论极限。

这就是为什么芯片制造商正在探索纳米线场效应晶体管。“纳米线具有良好的静电学,”班纳说。”但它跟其他问题,比如什么是设备纳米线的宽度和你能获得多少电流的装置。这些地区的人冲出来。”

今天,它还为时过早选择之间的胜者finFET或在5 nm纳米线场效应晶体管。“我们是看很多的选择,”Mark开快车的人说实验室的高级副总裁高级逻辑三星。“有许多选项和问题。”

掩模制作
在流程流,与此同时,光掩模制造的第一个步骤。和之前一样,光刻技术决定了面具的类型和规格。如果发生5 nm,光掩模行业可能需要开发两个面具光刻types-optical和极端紫外线光刻技术(EUV)。

使光学掩模将艰巨的5海里。提出一种EUV掩模线也很困难。193年“EUV掩非常不同于我面具在许多方面,”阿基说》的首席执行官d2。“因为它是这样一个巨大的改变,它将有一个巨大的影响特性,或功能,每个产品的供应链。这包括抵制、面具和薄膜,以及设备和电子束作家甚至软件。”

EUV掩模方面,该行业在某些方面正在取得进展,而不是别人。面具空白检验是一个亮点。EUV掩模检查和薄膜是问号。

5 nm,面具写时代将是最大的挑战。这个问题?今天的单梁电子束工具无法模式复杂的面具足够快的和符合成本效益的方式。

有一个解决方案。两组,IMS / JEOL duo和NuFlare,分别工作在一个新类的多波束电子束面具作家。工具,它承诺加快写时间,预计在2016年船。

报道浮出水面,然而,这些工具的开发时间超过预期,由于技术问题。“任何这样的颠覆性的新技术需要时间成熟才能进入大批量生产,“d2”》说。

模式
面具后,运到工厂。面具是放置在一个光刻工具。然后,光通过掩模工具项目,这反过来,晶片上的图像模式。

不用说,模式是一个大问号5海里。为此,芯片制造商希望EUV终于在7和5 nm。当然,这取决于电源的状态,抵制和面具的基础设施。

理论上,EUV将简化模式的过程,从而降低成本。但即使EUV发生在7和/或5 nm芯片制造商将需要多个模式的一种形式。

这是一个糟糕的场景:如果EUV错过窗外7和/或5 nm,芯片制造商将达到一个路障。今天是可以扩展的193海里浸泡7海里,但芯片成本将变得更加天文数字。

“5 nm过程与EUV应低于5 nm制程没有它,但无论版本可能是如此昂贵,越来越少的公司可以负担得起,”David Abercrombie说项目经理高级物理验证方法导师图形。

不过,5 nm芯片制造商可能会实现一个混搭的策略。”的到来EUV并不意味着多模式的终结,“Abercrombie说。“5 nm到来的时候,假设EUV准备黄金时段,你很可能会看到一个193我单身,多模式组合,single-pattered EUV并可能multi-patterned EUV。

“这将是分层的。一些很简单的,大尺寸层仍将与单井网193年我打印。我相信至少193 double-patterned le我仍将比单井网EUV便宜。甚至可能triple-patterned勒193我可能便宜一些层。比单井网EUV SADP也会便宜,”他说。“EUV应该低于4或5勒。所以,它将使用的适当的层。它可用于SAQP替代品。最关键层的尺寸太紧,它将需要double-patterned 2 le EUV。”

还有其他问题。延长EUV 7海里之外,这项技术可能需要一个高数值孔径(NA)镜头的放大来提高扫描仪。为此,阿斯麦公司正在开发的变形镜头EUV。双轴EUV透镜将支持8 x放大扫描模式和4 x在另一个方向。它将支持0.5到0.6 NAs。

这个问题?EUV扫描仪可以吞吐量。它将使晶片在田间规模只有一半,而不是全磁场大小与今天的EUV扫描仪。

不过,问题是清楚如果EUV错过5 nm或技术失败?“可以没有EUV 5 nm,”导师的Abercrombie说。“它将采取更严格的设计和更复杂的多模式。您可能会看到five-patterned 5 le SAQP削减与多模式,当然,总需要multi-patterning更多的层。它都将归结为成本。”

晶体管材料
在工厂,下一步是制造晶体管。今天,芯片制造商正在finFETs 16 nm / 14 nm, 10 nm finFETs指日可待。

纳米线场效应晶体管共享许多相同的finFET的流程步骤。纳米线场效应晶体管,电线从源,并通过大门,排水。最初的纳米线场效应晶体管将包括三个堆电线。

5海里,一个潜在的晶体管类型可能需要提高。“新通道材料可能需要更高的电子或空穴迁移率达到所需的晶体管的性能,”林的潘说。“新技术来减少接触电阻和寄生电容也正在开发提供所需的力量和速度。”

例如,英特尔提出的纳米线场效应晶体管。在实验室里,英特尔看着不同的通道比硅材料会表现得更好。最好的驱动电流,锗(Ge)是理想的NMOS和管理办公室;同时,最低的电容和权力,通用电气是理想的数量,而对NMOS III-V执行最好的,据英特尔。

这个问题?“III-V、通用电气和高纯净Ge所有遭受隙问题。所以,有泄漏。通用电气和III-V门堆栈中的可靠性问题,尚未解决,”Michael Chudzik表示在应用材料的高级主管战略规划。

互联
基本上,下一步是流是backend-of-the-line (BEOL)。在BEOL互联形成在一个设备。互联是很小的布线方案的设备和他们在每个节点越来越紧凑,导致不必要的阻容(RC)延迟芯片。

每个节点的问题不断升级。这个行业正在探索不同的材料来解决互连的问题,但没有明显的解决方案在7海里。

“最大的变化是当我们去多个后端模式。然后,后端飞涨的成本。这意味着现在每个人都是非常小心从移动节点到节点,“副总裁说亚伦中国农历新年庆祝活动之前更换灯笼内过程技术和逻辑在Imec设备研发项目的主任。

和BEOL除非有重大突破,问题会越来越糟在5海里。“这是很多层的多个模式。后端功能是非常小的,”中国农历新年庆祝活动之前更换灯笼内说。

过程控制
在流动过程中,芯片必须经过各种检查步骤。这个挑战?光学检验,主力技术的工厂,正在努力在20 nm和检测缺陷。和电子束检查可以发现微小的缺陷,但技术是缓慢的。

为了解决这个问题,这个行业正在进行多波束eBeam光刻检查,但这项技术可能没有准备好直到2020年。

那么在7和5 nm的解决方案吗?“理论上,你必须完成所有上述情况,“应用材料Vaez-Iravani说。

与此同时,计量是另一个问题。事实上,没有单一的计量系统,可以衡量一切。因此,芯片制造商必须使用不同的计量工具。“随着工业设计从一个节点移动到下一个,计量工具的挑战,无论是光学或电子束,总是包括:信噪比,准确性,匹配的易用性和生产价值,”阿迪Levy说,副总统的模式5 d和营销部门KLA-Tencor。

这还不是全部。“互联,高铁和通过电阻和更大的变化由于表面散射将推动采用由金属和开发过程的解决方案提供更严格的过程控制,”林的潘说。“下一代光刻技术的采用,例如EUV,多种模式和扩展技术,使这些新一代的设备将需要更大的过程控制实现可接受的经济生产产量以及应对成本挑战。”

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