5nm Vs. 3nm

代工厂商正在为下一波先进工艺做准备，但他们的客户将面临无数令人困惑的选择——包括是开发5nm芯片，还是等到3nm，还是选择介于两者之间的东西。

与3nm相比，5nm的路径是明确的。在那之后，情况会变得更加复杂，因为代工厂正在加入半节点工艺，比如6nm和4nm。迁移到这些节点中的任何一个都是非常昂贵的，而且好处并不总是明确的。

另一个令人担忧的问题是制造业基础的萎缩。在最先进的节点上，可供选择的晶圆代工厂更少。铸造行业曾经有几家领先的供应商，但随着时间的推移，由于成本飙升和客户群减少，这个领域已经缩小了。通常，较少的供应商意味着较少的技术和定价选择。

目前，三星和台积电是仅有的两家能够提供7纳米及以上工艺的晶圆代工厂，不过这种情况可能会改变。英特尔和中国的中芯国际正在开发先进的工艺。在商业晶圆代工业务中，英特尔是一个小角色，一直在努力实现10纳米芯片的出货。目前尚不清楚中芯国际是否会推出正在研发阶段的7nm芯片。(英特尔的10nm工艺与代工厂的7nm工艺类似。)

与此同时，在先进的节点上，三星和台积电正在推出使用当今finFET晶体管的7nm工艺，两家供应商都将把finFET扩展到5nm。与传统的平面晶体管相比，finFETs是性能更好、泄漏更小的三维结构。

然后，在3nm，三星正在从finfet过渡到一种新的晶体管结构，称为ananosheet场效应晶体管，这是finFET的一种演变。与此同时，台积电尚未披露其3nm计划，导致许多代工客户处于观望状态。消息人士称，台积电显然正在评估几种选择，包括纳米片、纳米线和增强的finfet。英特尔(Intel)、台积电(TSMC)和其他公司也在研究新型先进封装，作为一种可能的扩展选择。

尽管如此，晶体管技术仍有可能在3nm技术上有不同的发展方向。finfet仍在发挥作用，但该技术需要一些突破。根据一个组织的路线图，业界很可能需要准备好过渡到3nm的新架构和/或下一个2nm的半节点。

“5nm仍然是一个finet，”Naoto堀口说，逻辑项目主管Imec．“然后，假设在N3，我们正在进入从finfet到其他器件架构的过渡期。我们认为这是一个纳米片。”

纳米片场效应管是一种gate-all-around(棉酚)的体系结构。这并不是唯一可能的情况。“这个行业非常保守。他们将尽可能地延长fet的寿命。“在3nm，我们有一个使用finFET的窗口。但就整体改进而言，我们需要对finFET进行一些工艺创新。

那么，芯片制造商是继续使用7nm技术，还是向5nm、3nm或新的半节点技术迁移呢?7nm为大多数应用程序提供了足够的性能，这就是为什么它将是一个长期运行的节点。除了7nm之外，还有几种高性能的选择，但成本都更高。这些新技术能否按时出现还有待观察。

图1:平面晶体管vs finfet vs纳米片FET。来源:三星

铸造洗牌
芯片由许多晶体管组成，它们在器件中充当开关。几十年来，集成电路产业一直与摩尔定律这个公理表明，器件中的晶体管密度每18到24个月就会翻一番。

因此，在这种节奏下，芯片制造商引入了一种具有更多晶体管密度的新工艺技术，使该行业能够降低每个晶体管的成本。在每个节点上，芯片制造商将晶体管规格缩小0.7倍，使业界能够在相同的功率下实现40%的性能提升，并将面积缩小50%。

遵循这个公式，集成电路产业蓬勃发展。例如，从20世纪80年代开始，英特尔就为速度更快、价格更低的个人电脑铺平了道路。

根据IBS的数据，到2001年，有超过18家芯片制造商拥有可以加工130纳米芯片的晶圆厂，这在当时是最先进的工艺。当时，也有几家新兴的代工厂商，主要在老厂的成熟节点为其他厂商生产芯片。代工厂也为无晶圆厂设计公司生产芯片。

到90年代末，晶圆厂和工艺成本不断上升。由于负担不起成本，许多芯片制造商转向了“fab life”模式。换句话说，他们在自己的晶圆厂生产一些芯片，同时将一些生产外包给代工厂。

随着时间的推移，越来越少的芯片制造商在自己的晶圆厂生产尖端设备。有些公司没有晶圆厂，或者退出了这个行业。

尽管如此，代工模式从2000年代开始起步。代工厂在技术上落后于英特尔和其他公司，但它们仍然让设计公司接触到各种工艺。

下一个重大变化发生在20nm，当传统的平面晶体管碰壁并遇到短通道效应时。作为回应，英特尔在2011年转向了下一代晶体管技术，即22nm的finfet。晶圆厂转而采用16nm/14nm的finfet。

与平面晶体管相比，finfet有几个优点。“在这种方案中，整个晶体管在垂直方向上拉伸，因此通道从基板中凸起，栅极包裹在鳍片的三面。栅极在一定的2D占地面积上的更大接触面积可以更好地控制泄漏电流，”来自mattcogorno和Toshihiko Miyashita说应用材料在博客里。Cogorno是全球产品管理总监，而Miyashita是技术人员的高级成员。

finfet也是更复杂的器件，难以在每个节点上制造和扩展。因此，工艺研发成本直线上升。所以现在，一个完全规模化的节点的周期已经从18个月延长到2.5年甚至更长。

集成电路设计成本也在持续上升。根据Gartner的数据，设计28nm平面器件的成本在1000万美元到3500万美元之间。相比之下，根据Gartner的数据，设计7nm系统级芯片(SoC)的成本在1.2亿美元到4.2亿美元之间。

“设计成本因SoC的复杂程度而有很大差异，”Gartner分析师塞缪尔•王(Samuel Wang)表示。“大约三分之二涉及硬件芯片设计。其余的成本包括软件开发、掩模成本和成品率提高。随着时间的推移，设计成本也会下降。”

尽管如此，成本趋势已经改变了集成电路的格局。随着时间的推移，越来越少的IC公司能够负担得起最先进节点的设计成本。许多这样的公司现在依靠代工厂来满足他们的生产需求。

客户的减少，加上制造成本的飙升，已经影响了领先的铸造行业。例如，16nm/14nm市场上有五家芯片制造商/代工厂，globalfoundries，英特尔，三星，台积电和联华电子。中芯国际也在研发14纳米finfet。

但在7nm处，又发生了变化。工艺和制造成本继续上升，但投资回报令人怀疑。因此，GlobalFoundries和联华电子去年停止了各自的7纳米制程努力。两家公司仍活跃于16nm/14nm市场。

展望未来，三星(Samsung)和台积电(TSMC)正全力推进7nm及以上工艺。经过多次推迟，英特尔计划在2019年年中推出10nm工艺，2021年推出7nm工艺。与此同时，中芯国际尚未公布时间表。

但并非所有代工客户都需要先进的节点。28nm及以上芯片的市场仍然很繁荣。“这取决于产品供应，”Gartner的Wang说。“有些产品需要最高的性能。设计人员仍然可以使用遗留节点。对工艺要求不高的设计可以使用N-1和N-2节点。”

其他人也同意。“从经济角度来看，现在有多少公司能负担得起最前沿的硅?这个数字正在缩小。对于非常非常高性能的市场，总是会有这样的需求。但在供应链中，从数量的角度来看，鸿沟正在中间打开。最尖端的技术将来可能需要7、5、甚至3纳米。但其他所有人的增速都放缓了不少，”汇丰商业管理副总裁沃尔特•吴(Walter Ng)表示联华电子．

不过，在服务器和智能手机等特定应用中，仍需要尖端芯片。然后，大量新的人工智能芯片初创公司浮出水面。许多人正在设计用于机器学习和深度学习的芯片。

“毫无疑问，能够以比现在快10倍的速度计算将具有商业用途和竞争力，即使对于非技术市场也是如此。所有深度学习的独特成就都证明了这一点。对更强计算能力的需求几乎看不到尽头，”东芝首席执行官藤村明(Aki Fujimura)表示d2．

“对计算能力的需求经历了几次重大转变，首先是gpu，然后是最近的深度学习，”藤村说。“深度学习是一种大规模的模式匹配技术，其中神经网络训练是一个迭代优化问题。现在，世界已经找到了一种机制来处理大量数据，并以推理程序的形式将其转化为有用的信息，所需的计算量随着可用数据量的增加而增加。由于所有问题领域的可用数据都呈几何级数增长，因此几乎可以保证，处理深度学习负载所需的计算能力将大幅增加。”

人工智能芯片是否需要5nm及以上的工艺尚不清楚，但肯定需要更多的计算能力。但是，迁移到这些节点并没有变得更容易或更便宜。

5nm vs 3nm
与此同时，台积电在2018年初达到了一个重要的里程碑，成为世界上第一家出货7nm的供应商。后来，三星也加入了7nm的竞争。根据IC Knowledge和TEL的说法，一般来说，基于finfet, 7nm的代工工艺包括56nm至57nm的栅极间距和40nm的金属间距。

在其第一个7nm版本中，台积电使用了193nm浸没光刻和多重图案。今年晚些时候，台积电将推出新版本的7nm极端的紫外线(EUV)光刻。EUV简化了工艺步骤，但它是一项昂贵的技术，存在一系列挑战。

现在，台积电正在为2020年上半年的新5nm工艺做准备。台积电的5nm技术比7nm技术快15%，功耗低30%。定于明年推出的第二个5nm版本，速度快了7%。两个版本也将使用EUV。

台积电在5nm技术上取得了一些进展。国际商业战略公司(IBS)首席执行官韩德尔•琼斯表示:“预计到2020年，苹果、海思、高通将大批量生产5nm。”到2020年第四季度，晶圆产量将达到每月4万至6万片。”

台积电5nm工艺的采用率低于7nm工艺。首先，5nm是一种全新的工艺，具有更新的EDA工具和IP。此外，它的成本更高。根据Gartner的数据，一般来说，设计5nm器件的成本在2.1亿美元到6.8亿美元之间。

一些芯片制造商希望在不需要5nm高成本的情况下，从7nm过渡到5nm。因此，台积电最近推出了一种名为6nm的新半节点选项，这是一种成本较低但有一些折衷的选项。

“N6和N5的数字看起来非常接近，但它们仍然有很大的差距，”台积电首席执行官魏在最近的一次电话会议上说。“与N7相比，N5的逻辑密度提高了80%。N6与N7相比只有18%。所以你可以看到在逻辑密度和晶体管性能上有很大的不同。因此，N5芯片的总功耗较低。如果你进入N5，会有很多好处。但是，N5是一个全节点，客户需要时间来设计他们的新产品。N6的美妙之处在于，如果他们已经用N7设计了，他们只需要花很少的精力。他们可以进入N6并获得一些利益。根据他们的产品特性和市场，(客户)将决定去哪一家。”

与此同时三星最近推出了5nm，预计将于2020年上半年推出。与7nm相比，三星的5nm finFET技术的逻辑面积增加了25%，功耗降低了20%，性能提高了10%。

三星还推出了新的6nm半节点，为消费者提供了另一种选择。三星代工厂业务营销副总裁Ryan Lee表示:“6nm具有7nm的可扩展性优势，而且IP可以重复使用。”然后，在其路线图上，三星也在开发4nm finFET工艺。到目前为止，关于这项技术的公开信息很少。

5nm之后，下一个全节点是3nm。但3nm并不适合胆小的人。根据IBS的数据，设计一个3nm器件的成本在5亿到15亿美元之间。据IBS称，工艺开发成本在40亿至50亿美元之间，而晶圆厂的成本在150亿至200亿美元之间。IBS的Jones说:“基于相同的成熟度水平，3nm的晶体管成本预计比5nm高20%到25%。”与5nm finfet相比，预计性能将提高15%，功耗将降低25%。”

三星是迄今为止唯一宣布其3nm计划的公司。对于这个节点，晶圆厂将采用一种新的全栅极技术，称为纳米片。台积电尚未公布其计划，这让一些人认为它落后于形势。琼斯表示:“在3nm工艺上，三星很有可能在2021年实现初始量产。”“台积电正在加速开发，试图缩小与三星的差距。”

在3海里,台积电据消息人士透露，该公司正在研究纳米片场效应管、纳米线场效应管，甚至是微型场效应管。扩展finfet的一种方法是在通道中使用高迁移率材料，即锗。今天的finFET器件在通道中使用硅或硅锗(SiGe)。更大的锗混合物可以用来提高通道迁移率，这是指电子在设备中移动的速度。控制缺陷是这里的挑战。

扩展finFET是有意义的。3nm finFET提供了从目前的5nm finFET的迁移路径。但也存在一些挑战。理论上，当鳍片宽度达到5nm时，finFET就会达到极限，这与今天的鳍片宽度接近。“今天，我们在一个标准电池中使用NMOS和PMOS的两个鳍片，”Imec的Horiguchi说。“在3nm工艺的一个重要方面，我们需要在标准电池设计中采用单鳍架构。单鳍必须有足够的操控性。为了将finFET扩展到N3，我们需要一种特殊的技术来提高单鳍功率和/或减少后端寄生。”

除了高迁移率finFET外，下一个选项是栅极全能。2017年，三星推出了所谓的3nm多桥通道FET (mbcet)。MBCFET是一种纳米片FET。三星电子的首款MBCFET将于2020年投入风险生产。

纳米片比finfet有一些优势。在finfet中，栅极被包裹在翅片的三面，而在纳米片中，栅极被包裹在翅片的四面，从而可以更好地控制电流。

与5nm相比，三星的纳米片FET的逻辑面积效率提高了45%，功耗降低了50%，性能提高了35%。“finFET结构在可扩展性方面有一些限制，因为电源电压不能降低到0.75以下。我们利用这种纳米片结构进行了创新，将供电电压降低到0.7伏以下。”

栅极全能技术有几种类型，包括纳米片场效应管和纳米线场效应管。栅极全能本身是finFET的一个进化步骤。在栅极全能中，finFET被放置在其侧面，然后被分成单独的水平片。每个单独的部分组成通道。每张纸上都包裹着一层闸门材料。

与纳米线场效应管相比，纳米片场效应管具有更宽的沟道，从而转化为更高的性能和驱动电流。“纳米片具有更大的有效宽度，”Imec的堀口说。“纳米线对静电非常有利。但是横截面相当小。这不会给有效通道宽度带来优势。”

全门架构有几个挑战。一般来说，它们在5nm finfet上只提供适度的缩放提升。在晶圆厂中制造栅极全能技术是具有挑战性的。

英特尔执行副总裁兼首席技术官Richard Gottscho表示:“当你开始使用下一代3nm及以下的栅极全能技术时，其复杂性将是另一个数量级。林的研究．“起初，它看起来像一个改进的finFET。但要求越来越严格，而且这种栅极全能架构的复杂性明显大于finFET。”

在纳米片工艺流程中，第一步是在衬底上沉积薄且交替的SiGe和硅层。“在这种情况下，你有一个硅，硅锗和硅堆栈。我们称之为超晶格，”应用材料公司工程管理高级总监Namsung Kim在最近的一次采访中说。“由于我们有锗含量，我们需要有一个良好的屏蔽衬里层。”

至少，一个堆栈将由三层SiGe和三层硅组成。然后，在堆栈上绘制微小的片状结构。随后形成浅沟隔震构造，内隔震构造发育。

然后，在超晶格结构中去除SiGe层，留下硅层之间的空间。每个硅层构成器件中片或通道的基础。下一步是为栅极沉积高k材料。“在纳米线之间，有最小的分离。距离非常小。挑战在于如何沉积工作功能金属厚度，”Kim说。

该行业多年来一直致力于门全能，但仍存在一些挑战。“主要的挑战之一是寄生电容，”Kim说。“如果你问我，全方位门控技术面临的最大挑战是什么，我会说有两个。一个是间隔器，然后是底部隔离。”

接下来是什么?
那么全能门或纳米片能延伸到什么程度呢?“纳米片可以延伸两到三个节点。铸造厂可以在N3处引入纳米片。下一代可能是肯定的。在那之后，我们可能不得不改变纳米片的集成或架构。但它仍然是一种纳米片结构，”Imec的堀口说。

在研发方面，业界正在研究如何在先进节点上改进栅极全能和finfet。在这一点上，栅极全能器件只提供一个适度的扩展比finfet。例如，Imec之前的纳米片的栅极间距为42nm，金属间距为21nm。相比之下，5nm的finFET可能具有48nm的栅极间距和28nm的金属间距。

在实验室中，Imec已经证明了通道中含有锗的p型双堆叠栅极全能器件的可扩展性。采用无扩展方案，Imec开发了栅极长度约为25nm的纳米线。这也可以调整为纳米片。与之前的版本一样，电线尺寸为9纳米。

锗可以发挥作用，将finFET扩展到5nm以上。Imec展示了具有创纪录高Gmsat/SSsat和PBTI可靠性的Ge nfinfet。这是通过改进替换栅高k工艺来实现的。

然而，finFET技术是否会扩展到3nm还有待观察。目前还不清楚纳米片是否会按时出现。事实上，在不断变化的环境中，有许多未知和不确定因素，也没有明确的时间表说明什么时候会更加清晰。

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