优化扫描测试复杂的集成电路

随着芯片变得更异构集成功能,测试它们提出了越来越多的挑战,特别是对高速芯片系统(SoC)设计测试针有限的可用性。

此外,复杂的3 d和chiplets等新兴包装需要全面的新的解决方案,可以提供更快的结果在硅中的多个阶段生命周期,从pre-silicon设计post-silicon验证系统级和攷虑测试。这导致了指数级增长的数据量需要全面测试,并延长测试时间在整个制造过程。

所有这一切对生产有重大影响成本和上市时间。它增加了压力测试工程师和测试设备公司实现可控制性和可观测性下的这些复杂的集成电路测试。此外,有一个推动相关的测试数据量降到最低。

测试数据量指的是测试期间使用的测试模式的数量。IC越大,其功能越复杂,所需的测试模式数量越大,确保全面覆盖的设计。随着测试数据量的增长,变得富有挑战性的有效存储和传输如此大量的数据。

为了解决这个挑战,各种技术被开发出来。其中包括:

• 先进的压缩算法减少测试模式和响应的大小;
• 优化扫描链架构提高测试效率;
• 高效的包化方法促进高速数据传输
• 创新的测试生成方法用更少的模式达到较高的故障覆盖率。

另一种方法是提高测试过程的并行性和速度。这包括先进的使用自动测试设备(吃)和高速数字接口、多站点测试功能,测试序列优化算法。通过最大化可用的测试资源的利用率,减少开销的测试设置和数据传输,可以实现显著减少测试时间。

”扫描测试正在经历非常重要和激动人心的变化,”艾德说,先进的数字战略营销经理在吗Teradyne。“不断增加的设备能力以及先进的过程和包装技术,不断推动更高水平的测试数据量。减轻相关的测试时间增加,DFT行业一直追求的选择速度更高的扫描测试在过去的五年中,我们看到一些合并成几个路径。一个方向是高带宽”扫描网络”总线设计,分离外部I / O从内部扫描数据交付,使效率和速度的改进。另一个方向是使扫描数据在现有高速I / O (HSIO)接口,如作为PCIe或USB。我们现在看到的是这些方法的结合,而有趣的是解锁运行扫描测试的能力超出了典型的吃环境(例如在系统级测试或攷虑,)。”

采用内建自测(阿拉伯学者)和自诊断技术在集成电路设计也在上升。通过将测试电路集成电路本身,这些方法使片上测试和自我诊断,减少依赖外部测试设备和简化测试过程。

所有的这些测试策略必须平衡各种利益冲突在生产过程中,包括访问、产量、成本、质量,和投放市场的时间。此外,芯片测试不再认为一旦从芯片制造设备。客户需求越来越硅生命周期管理(SLM),继续收集数据在整个芯片的一生。有必要检测老化效果和硅恶化随着时间的推移,特别是对于芯片用于对安全性要求苛刻的应用程序。

“扫描测试行业多年的主力。它很好用,但其增值已经开始逐渐消失,特别是对于大型复杂的集成电路,这注定是异构集成”,主要测试分析师戴夫·阿姆斯特朗说效果显著。“为了达到预期的质量目标,一个特定的测试数据量必须和接收采购。挑战就变成了如何加快这一内容交付。”

有两个选项加速内容交付。一个是使用多个扫描I / O引脚,但与今天的复杂集成电路可用针测试的数量减少。迅速获得广泛采用的其他方法是使用HSIO别针,如并行转换器。

HSIOs
利用功能HSIO接口扫描测试时没有积极沟通与其他芯片已经被证明是一个合乎逻辑的和高效的方法来管理复杂集成电路的测试数据量的增加和异构包。异构集成允许多个芯片的集成或chiplets打包,使更高密度的硅相比,传统的复杂的设计。然而,这种密度集成增加的挑战测试晶体管和电线的细微缺陷,因为它包括什么是几年前整个主板的功能。

“这个行业路线图测试多年来一直明确表示扫描压缩技术是精疲力竭了,”阿姆斯特朗说。”最近上升模式深度和测试时间,证据是清楚的,这种方法已经“达到了。”

要有效地应对这些挑战,扫描测试需要考虑的各个方面,包括扫描测试覆盖,测试时间,信号完整性、功耗和DFT设计。效率在高速数据传输接口,如高速并行转换器接口或作为PCIe,成为必不可少的传输测试数据,但显著增加测试数据量还需要有效的分组方法,确保流线型的和可靠的数据传输。采用优化分组技术,测试数据可以有效地组织成更小的包,可以更有效地传播了高速接口。

这些分组方法减少总的数据量,他们提高了数据传输的可靠性和速度的过程。高效分组最小化延迟,减少开销,优化可用带宽的利用率,确保测试数据准确、迅速的传达测试设备和IC测试下。这一简化的数据传输过程有助于提高测试效率,缩短测试时间,提高测试复杂的芯片的整体效率。

“测试曾经是马后炮,或它是一个集成的系统架构测试,要求自己的I / O,自己的公交车,自己的特别的东西,它只是增加了成本硅,”罗伯Knoth说,产品经理节奏。“如果你开始使用高速I / O功能任务,你打开一个巨大的潜力,为制造测试成本降低,以及在系统测试可用性”。

还有其他的技术。“另一个新战略是系统级的测试系统,使扫描”笔记Teradyne生。“这插入步骤历来关注完整的任务模式只测试,但在最近的HSIO接口解决方案,使扫描测试,SLT提供一个新的成本优化机会由于其较高的站点数测试经济学。现在客户可以保持一个高水平的报道,但灵活性能够移动流程流中的早或晚。”

通过高速并行转换器电路测试,然而,构成了特定的挑战,必须加以解决。其中包括确保有足够的扫描测试覆盖,管理测试时间和数据量,确保信号完整性,解决能耗和热的问题。有效测试访问和全面的故障检测需要精心设计的扫描体系结构并行转换器等高速接口。高速接口所需的大量测试数据会导致延长测试时间,影响生产吞吐量。在并行转换器保持信号完整性测试,仔细考虑测试设备和条件,减轻外部噪声和干扰是必要的。此外,管理功耗和热应力在测试过程中是至关重要的,以防止任何不利影响。

为有效的可测试性设计并行转换器电路需要深思熟虑的考虑针对测试(DFT)技术,以确保最佳的性能和功能。支持,行业标准IEEE 1149.10,也被称为“边界”的标准,提供了指导方针,将可测试性特征纳入并行转换器电路。这包括边界扫描单元的集成,提供了可控制性和可观测性的内部信号,促进有效的检测和故障检测。

IEEE 1149.10定义了测试集成电路通过高速电路利用分组编码器/解码器和分布体系结构。标准的维护功能路径的可测试性,并确保不会过时与即将到来的高速协议的兼容性。然而,对高速针ICs的日益增长的需求提出了一个挑战的扫描测试的可访问性。理想的解决方案是重新高速I / O或并行转换器扫描测试,但这需要改变整个生态系统,从DFT到吃,而不影响I / O设计或功能操作。行业参与者像Teradyne,效果显著,Synopsys对此等积极朝着一个端到端解决方案基于IEEE 1149.10标准应对这一挑战。

介绍了IEEE 1149.10标准来克服现有扫描测试方法的局限性,包括测试数据压缩(TDC)。虽然成功在测试数据量减少,TDC有自己的潜在失效模式。Compression-induced错误可以发生在压缩算法扭曲或修改测试模式,导致错误的检测结果。此外,有一个失去测试覆盖的风险如果芯片的某些部分不充分解决压缩测试模式。此外,压缩/解压硬件中的错误可以在测试数据中引入错误或无法正常解压模式。

“这是多年无法明确说明我们有足够的覆盖所有芯片的关键组件使用扫描技术,”阿姆斯特朗说。“我们试着把扫描用各种方法来帮助环境的扫描更“意识到”,但与目标线现在搬到十亿分之几,很难说这些技术真正足够了。从我的经验,真正的唯一方法是舒适的,一切都是为了测试部分使用更多的功能测试方法。这些都可以增加信心和减少测试时间如果做正确。”

Chiplets和3 d
Chiplets添加一个全新的水平测试的复杂性。“如果你开始思考一个异构系统,不可能假定每个chiplet来自同一个测试厂商“Knoth说。”,每个EDA供应商有自己的专有类型的测试压缩策略,因此公司确实需要有更好的部分的系统之间的互操作性,共享数据,翻译的数据,诊断能力,等等。这是一个非常重要的方面,需要人们共同努力。”

提供一个更全面的测试方法,IEEE 1149.10标准利用修改边界扫描结构,允许直接测试芯片的内部节点和连接,不再需要专门的硬件或压缩测试模式。这种方法检测到一个广泛的缺点,可以更划算,比TDC在某些情况下更容易实现。

然而,标准的适用范围主要集中在数字网络,它可能不是有效的用于测试其他类型或混合信号电路设计。为了解决这些局限性,标准等IEEE 1687对于嵌入式设备和IEEE P1838模拟和混合信号测试公共汽车了。这些标准提供额外功能进行测试和验证,尤其是在混合信号设计的背景。

在IEEE 1149.10标准方面取得了显著进步在集成电路测试中,标准和技术持续发展必须跟上不断发展的性质和复杂的测试和验证。

“一些标准的形式,因为它是重要的所有能够唱同样的赞美诗集,“Knoth补充道。”但另一部分是需要更多的来自开放性和灵活性。我们不能要求一个高速I / O规则。我们必须确保我们正在构建足够灵活的系统能够适应不同的I / o和芯片的架构”。

Chiplets和3 d包装
1149.10标准相对较新,但是它已经受到挑战的进化对异构和3 d包。异构集成,在多个chiplets结合在一个包中,提出了新的挑战在晶体管和线路测试的缺陷,特别是考虑到这些包内增加规模的功能。2.5 d和3 d需要新的测试解决方案。

这些设备提供新的针对(DFT)的挑战,因为他们的测试需求的扩展包访问的文明程度。传统上,系统级测试(SLT)被用来测试模具和记忆大会,但这些组件的集成到单个包的变化从SLT测试这个系统的功能测试在多个死亡。

“很明显知道好死(KGD) chiplets经济学的成功至关重要,但很多仍有待总结最优生产测试策略,“生说。“chiplet设计开始慢慢扩散更广泛,新的UCIe界面可能成为事实上的标准,与电气规格跨越“高级”和“标准”以不同的性能分包装。这些设备只需要操作达到更短得多的控制环境,和接口标准设计包括BiST测试、修理(通过冗余线),和训练序列。但这是一个微妙的平衡。”

扫描测试的关键趋势
设备结构和材料增加复杂性,扫描测试不再单独提供总确定问题的解决方案。确保所有关键部件的芯片被彻底测试,综合测试策略使用各种技术,如扫描测试,边界扫描测试,内存阿拉伯学者,必须使用和功能测试。这些混合计量方法将会主导未来,因为没有一个方法可以解决所有的参数和测量需要在整个过程中,从设计到攷虑测试。

测试移动也很重要。作为测试数据量打包在串行接口继续成倍增长,灵活的测试变得越来越重要。”一个线程的发展我们看到涉及到非常大的扫描测试,”里克·伯恩斯说,Teradyne总统。“在SLT,我可以运行扫描测试持续半个小时,但我不能吃,因为它会浪费。但如果我有重复扫描失败,很难在SLT的处子秀,所以我希望能够测试移回吃一旦我把范围缩小到一个特定的模式集,我看到一些高的缺点。我可以使用先进的数据分析工具,大多数机台支持磨练在硅到底发生了什么。”

另一个趋势是越来越多地使用机器学习和人工智能(AI)在扫描和测试过程。机器学习算法可以处理测试数据生成的大量复杂的ICs和异构包装来帮助识别和预测潜在的缺陷。通过使用机器学习,测试公司可以识别模式和异常的数据可能表明潜在的故障或性能问题。这可以帮助改善测试过程的整体质量和降低产品失败的风险。

有更多合作发生在测试,集成在整个设计、制造、和应用过程中,由于失败需要符合严格的标准。这种转变是打破传统的壁垒,使测试系统设计的讨论。目标是使测试更加身体意识和紧密集成到设计流程,因为它是一个有价值的因素设计时间表和整体性能,权力,和区域(PPA)的优化。行业认识到无缝和智能测试过程变得越多,越会被拥抱和依靠。通过利用数据共享和集成,行业可以构建灵活的系统,适应不同的输入/输出(I / O)接口和芯片架构,解锁新的机会。

“测试变得更加的一部分系统设计的EDA工具,设计方法而言,“Knoth说。“身体意识到测试可以越多,越会被视为可以帮助设计时间表和PPA和测试就成为设计流程的一部分。”

虽然仍是取得进展,行业专家预见未来标准化协议UCI(通用芯片接口)实现功能测试包跨各种接口的传播,包括PCI Express和chiplets。然而,该行业仍在这个进化的早期阶段。的快速变化和大量的界面改进和动态测试方法创造一个令人兴奋的和动态的环境。这些进步都是由终端产品结构的变化,代表了新一波的创新,未来的巨大潜力测试。

“这是所有演变正如我们所说,”伯恩斯补充道。“这是一个很有趣的时间。有这么多的。这些波的创新的来来去去,我们显然在整个新一波创新的复杂性。这个话题,很多界面改进,所有我们谈论的这些测试动力学,它们都由终端产品的结构的变化。”

结论
在复杂的集成电路测试领域,解决的挑战测试数据量和测试时间是至关重要的。研究人员和工程师正在积极探索创新的解决方案压缩算法等先进的测试生成技术,优化扫描链架构,和有效的分组方法。

通过减少测试数据量,优化测试时间,并提高在高速数据传输接口,制造商可以实现更高效的和具有成本效益的测试流程。这些进步最终导致的及时交付可靠和高性能集成电路市场,满足不断发展的要求技术景观。

——安妮Meixner促成了这篇文章。