五个破坏性的测试技术

多年来,测试一直是集成电路制造的关键部分。芯片制造商,OSATs和测试房屋购买最新的测试人员和适当时机(DFT)软件工具在市场并有充分的理由。过多的不需要的字段返回在今天的市场是不可接受的。

下一波的复杂的芯片可能需要更多的测试覆盖率和测试时间。可以转化为更高的成本。为了解决这些问题和其他一些问题,芯片制造商必须寻找最新的测试技术的突破。

那么的当前和未来的技术将在测试和改变给芯片制造商一条腿在舞台上吗?半导体工程和各种测试专家列出了五个破坏性或突破性的技术。

按字母顺序排列,他们包括以下technologies-adaptive测试;先进的DFT;更快的混合信号测试人员;小模数探针卡;和标准。这些技术在如今的市场上已经存在。但大多数,如果不是,这些都是还在进化和演变成新的形式与更高水平的功能。颠覆性技术的列表:

自适应测试
不久前,国际半导体技术发展路线图(也是)添加了一个模糊技术在测试category-adaptive测试名单。自适应测试不是一个吃平台或传统DFT的工具。

然而,英伟达、高通等自适应测试插入他们的流动。自适应测试利用软件工具,监控测试流程。它使芯片制造商改变或适应动态测试装置”。“这是用来实现收益和成本的目标。

“你可以看大量的参数测试数据从多个步骤你必须做出最终决定之前,”大卫说公园,在最优+营销副总裁,自适应测试工具的供应商。“我们看它的方式很简单:好真的好吗?”

自适应测试包含多个组件,如前馈数据。在这个关键技术,从先前的测试步骤收集的数据可以用来改变相同的部分进行测试。

“我们称之为自适应测试今天将花到复杂的动态过程。技术的目的是同时满足两个目标所需的测试覆盖率;和目标cost-of-test戴夫•阿姆斯特朗的业务发展总监效果显著。“我用这个词,有时,“statistically-based测试。“在某种程度上,我们必须接受,我们不能做所有的测试,我们觉得我们应该做的。可能有些人会说,今天我们已经通过了这一点。我只知道,测试内容,测试顺序,测试范围,测试温度,甚至测试插入点在未来可能会动态地调整。”

先进的DFT
多年来,有从功能转向结构测试。在功能测试中,测试的大部分发生在最后的测试步骤与昂贵的自动测试设备(吃)。

昂贵的测试人员是过去的事了。相反,芯片制造商使用更便宜的吃与结构性测试功能。和DFT示例软件工具处理更大比例的测试覆盖率。利用DFT技术,如故障模型和测试压缩,结构性测试寻找制造缺陷,确保设备被正确组装。

两种最常见的结构测试方法是扫描和built-in-self-test(阿拉伯学者)。扫描和阿拉伯学者利用芯片上的逻辑诊断和测试设计。在结构测试,芯片也划分成更小的子块。是在核心或块级别进行测试。这种“分治”的策略有时被称为分层测试。

说:“我们正在使用分层测试罗伯特•鲁伊兹Synopsys对此高级产品营销经理。“长期来看,我看到了一个更大的互动设计项目,时间分析和合成和可测试性。我看到把更多的可测试性的负担,与其说DFT技术,但进一步上游和设计技术。”

硅产品营销主管史蒂夫•插座测试解决方案的导师图形,还说,DFT将进入新领域。“我们将会看到更好的智能带宽管理。换句话说,我有一个固定的测试资源、测试带宽和测试时间。我怎么分配,尽可能有效地在各种组件SoC吗?这真的是我如何使用有限的资源得到优化的测试。换句话说,我花更多的时间在一个给定的核心或更少的时间在这个核心?单独优化的东西,这样做,而不是盲目的,是至关重要的,”他说。

另一个关键DFT技术是阿拉伯学者。例如,嵌入记忆是使用阿拉伯学者进行了测试。阿拉伯学者生成模式的内存和读取日志任何缺陷。存储器BIST也由一个修复和冗余功能。在这种技术中,每个死备用电路。如果电路是不好的,有缺陷的电路断开,取而代之的是一个好的。

存储器BIST还用于获取已知良好的记忆力为2.5 d / 3 d设备堆栈。但即使有阿拉伯学者,还有测试模具水平的挑战。“这几乎是不可能速度测试,因为测试的寄生的头,”罗伯特·帕蒂说,首席技术官和副总统的设计工程3 d Tezzaron内存供应商。“如果你看看我们的例子中,我们有成千上万的别针。这样做在任何速度是一个问题,更少的速度。”

作为回应,Tezzaron提炼其存储器BIST方案,称为Bistar。“在3 d,我们做阿拉伯学者广泛,”帕蒂说。“事实上,我们增强Bistar。我们把司机在芯片和较小的缓冲区。所以我们的测试处理器负载这些缓冲区和他们全速冲到设备好像是来自外部测试。通过下一个飞跃的路上在适当时机,我们现在能做的测试更加有效。”

你的下一个什么?答案可能是为非设备维修和冗余。“随着越来越多的晶体管,人们会开始考虑使用它们来提高收益,”效果显著的阿姆斯特朗说。“就像我们所做的与记忆设备,soc将开始部署在未来几年。例如,与多个CPU核处理器正变得司空见惯。添加两个额外的CPU核和交换他们如果有需要吗?这将大大提高我们的收益。”

更快的混合信号测试人员
一段时间,数字和混合信号电路集成在同一芯片上。这在测试流提出了更多的挑战。

把电源管理IC (PMIC)智能手机和平板电脑,例如。PMICs混合信号soc,旨在控制电源系统中。展望未来,PMIC将增加数字复杂性等特性动态电压缩放(dv)。

“测试技术(PMICs)没有改变,”安东尼Lum说,业务发展经理效果显著。“你仍然需要测量电流和电压。改变是能够做并行性和我们正在获取数据的速度。”

今天的混合信号吃PMICs需要高速数字针和测试音频功能的一种方式。测试人员也需要电压/电流(VI)资源。以满足未来设备的要求,供应商将需要升级模拟/混合信号测试。

“你可能会需要更多的数字功能和数字针,”Mark Kahwati说Teradyne资深产品开发经理。PMICs”(dv)已经讨论过一段时间。这将需要一些紧密集成在数字之间的测试针和VI资源。这是他们可以动态地扩展在整个测试电压上下。”

小模数探针卡
一个更大的,有时会忘记,挑战是能够获得好的死(KGD)。KGD用于2 d - base stacked-die包。此外,KGD还先进的2.5 d / 3 d芯片的关键。

晶圆探针台测试使用裸模。探测器包括一个定制的探针卡,成千上万的探测针袭击债券垫在一个死。探测器检测到缺陷模,消除流中。

在晶圆探针,整体测试成本有时会更高。和该行业面临的一大挑战是发展小模数探针卡,可以处理大于1000接触和球在50µm下面。例如,测试3 d后发展出将拉伸极限对于今天的探针卡。现有Wide-I / O标准由25µm / 15µm microbumps和40µm-50µm音高。

所以,经过多年的阴影,探针卡进入聚光灯下。“完美的探针卡实际上是电不可见。这不是容易做当你传播的事情越来越大的区域和有越来越多的信号在一个给定的区域,“总裁Mike Slessor说形状系数。

“接触每个芯片的数量正在上升。但降低测试成本,人们正试图测试更多的芯片。大众化的已经在内存中,我们已经在单次达阵。但是我们在第一局的soc,”Slessor说。

展望未来,该行业需要更多的突破探针卡。“探测点的数量,我们需要这些3 d设备变得越来越重要,”效果显著的阿姆斯特朗说。“如果你乘以每个探头的成本,这是成为一个巨大的挑战。”

标准
跟踪标准可以是一个乏味的任务。然而,标准是半导体工业的重要组成部分。它使芯片制造商在一个给定的规范来设计产品。

标准是必要的,使2.5 d / 3 d堆叠死,尤其是在测试过程。开发这些产品,需要KGD芯片制造商。除了KGD, 3 d设备还需要以下测试插入一个步骤pre-bond测试之前堆积;mid-bond测试部分叠加阶段;最后叠加后post-bond测试;和最后一个测试。

“如果所有芯片/死在一个3 d包都是同一家公司生产的,然后就不需要一个行业标准,“说Bassilios Petrakis,抑扬顿挫的产品营销总监。“标准成为必要当您尝试将多个来自不同供应商的死成一个包,并期望能够结构性测试它们在某些有意义的方式。真正的3 d芯片栈,你只能与死在顶部或中间通过发送信号通过死亡或死亡。如果死被放置在顶部有一个特定的测试接口,但它下面的模具不符合,那么如何我们可以测试包吗?变得非常没有效率为每个新包装设计设计一个新的测试界面,因此定义一个标准的测试接口,包括它在所有死于包。”

测试2.5 d / 3 d芯片,有现有的IEEE标准,如1149.1(边界扫描测试),1500(嵌入式核心测试)和P1687(嵌入式仪器访问)。一段时间,3 d测试工作组已经敲定一个新的标准,称为P1838。我们的目标是有一个新的和标准测试访问架构。P1838正在很长一段时间内通过标准机构,尚未获得批准。

标准是一个拼图的整体。“标准像P1838会有所帮助。这将帮助生产力的部分。但这真的是一个重要的方法和测试的成本最大的司机或担忧的实现3 d ICs,“Synposys鲁伊斯说。