5 nm设计进展

5纳米制造过程节点周围的活动迅速增加,创造一个更好的照片无数和日益复杂的设计问题,必须克服。

进步在每一个新节点后28 nm要求铸造厂之间日益紧密的合作关系,开发新流程和规则甲板,EDA和IP供应商,添加工具,方法开发区块,让所有的工作。但5海里添加了一些新的变化,包括插入的EUV光刻更多关键层,和更多的物理和电子效应会影响信号完整性和屈服于生产后老化和可靠性。

“逻辑的挑战5 nm妥善管理标准电池和电网之间的相互作用,”jean - luc Pelloie,研究员手臂的物理设计。”的日子,你可以建立一个电网不考虑标准的细胞。标准电池的体系结构必须符合电网实现。因此,电网必须选择基于逻辑架构。”

5 nm, IR和下降电迁移问题几乎是不可能解决如果这种交互从一开始就没有正确占。

“适当的电网也将限制的影响back-end-of-line(BEOL)的影响,主要是通过简单的事实和金属抗性增加随着我们继续缩小到5 nm,”Pelloie说。“除了考虑电网的逻辑架构,常规,均匀分布电网有助于减少这种影响。设计使用权力盖茨盖茨,这些需要更频繁地插入不降低性能。这可能导致块面积的增加,可以减少该地区获得从之前的流程节点萎缩。”

下面的每个新节点迁移到10/7nm变得更加困难,耗时和昂贵的。除了物理问题,方法在发生变化,甚至engeers需要做出的假设。

“你已经有了一个更高性能的系统,你已经有了一个更精确的系统,所以你可以做更多的分析,“Ankur Gupta说,半导体产品工程主管业务部门有限元分析软件。“但很多工程团队仍然需要摆脱传统的红外假设或利润。他们仍然需要回答的问题是否可以运行更多的角落。如果他们可以运行更多的角落,角落他们选择吗?这是该行业的挑战。EM / IR分析运行时,这是一个强大的函数向量工程选择运行。如果我能制造正确的向量,我昨天就会做,但我不能。”

选择正确的向量并不总是显而易见的。”技术是快速发展的结合电压和时间,可以智能地选择或确定的弱点,”Gupta指出。”,不只是从网格的弱点的角度来看,而是从网格疲软加上对延迟敏感的角度来看,处理变化,同时switching-sensitivity一堆东西,最终会影响路径和导致失败。”

这改变了整个设计的方法,他说。“边缘可以降低,流动可以设计所以他们收敛在整个过程吗?可能我使用统计电压而不是平面的保护带红外前期下降然后可能去这些DVD波形——真正准确的DVD波形和路径得到高水平的准确性在签收空间?可能我分析芯片,包和系统?可能我做的分析我不浪费5%的利润来自包芯片?在7海里,我们在说什么近门槛计算在全国过渡委员会,在某些角落里,而不是整个芯片,因为你看移动的人,他们并不总是运行子- 500。有一些条件和模式,您将运行在子- 500,但在5 nm因为整体热的信封和整体功耗预算,手机可能会运行各个角落子- 600毫伏。”

这不仅仅是移动。这同样适用于网络,gpu,或者人工智能芯片,因为很多这些设计信封有相同的总功率限制。他们包装如此多的晶体管到一个小空间,总能耗将决定最大工作电压。“你不能燃烧足够的力量如果你升级,你没有足够的电力消耗在800毫伏左右如果整个芯片现在开始操作在600毫伏或更低,”Gupta说。“然后你把数万子- 500毫伏的角落,成为整个设计,让你在“必备这些[分析]技术。旁边的7海里,我们看到变化的影响在早期版本5 nm香料模型更糟糕。”

许多这样的技术和设计问题已经恶化几个节点。

“有销访问模式更具挑战性,更复杂的位置和路由的约束,更稠密power-ground网格支持,必要的库架构和PG之间更紧密结合网格,越来越严格的电迁移的考虑,降低电源电压的角落,更复杂的库建模,额外的物理细节提取建模、刚果民主共和国和新规则,”米奇·劳说,研发副总裁节奏。“显然,EUV光刻技术是至关重要的,它确实可以减少但不能消除多模式挑战和影响。虽然有些事情是简化的EUV,一些新的挑战正在得到解决”。

的EDA社区一直在这些问题上一段时间。“我们在舞台上看到主要EDA的解决方案出现,”罗伊说。“很多工作是我们前面的,但很明显5纳米技术将成功部署。”

EDA生态系统严重投资连续PPA优化和收紧的相关性通过集成多个常见的引擎。一个例子是IR降的影响结合静态时序分析(STA)来管理使用传统固有的增加风险利差接近5 nm,劳说。

可能需要其他方面的改变。营销经理马克•理查兹的设计小组Synopsys对此指出,5 nm仍不成熟,各种铸造厂在不同的点在他们的发展计划和执行。

“以外的主要铸造球员,积极提供移动生产流在很短的时间内做好准备,研究正在进行新的晶体管结构,因为在某种程度上finFET被拉伸到极限5 nm节点,”理查兹说。“这就是为什么有些营收下降的性能优势,据铸造厂本身。你部署fin-depopulation实现区域缩小目标,这就需要增加翅片的高度减少减轻内在驱动。带来固有电容问题,充电和放电电流之间是有问题从性能的角度而言,“他解释说。

三星和GlobalFoundries已经宣布计划搬到nanosheet场效应晶体管在3海里,台积电是看nanosheet场效应晶体管和纳米线节点。所有这些都是gate-all-around场效应晶体管,这需要减少门泄漏超出5海里。也有许多nodelets,一路上或垫脚石节点,减少完全迁移到新技术的影响。

图1:Gate-all-around场效应晶体管。来源:Synopsys对此

在5海里,一个非常强大的增加预计寄生电和热,Christoph Sohrmann博士、高级物理验证弗劳恩霍夫研究所集成电路IIS说。“首先,FinFET设计将受到更强的自动加热。尽管这将从技术方面,减少间距是一个设计的挑战不能完全凹圆形的静态设计规则。增强的热/电耦合的设计将有效提高,高性能并行转换器等敏感部分的芯片可能遭受有限的峰值性能。然而,这很大程度上取决于用例和隔离策略。选择正确的隔离技术- design-wise和技术需要更准确和更快的设计工具,尤其集中在那些寄生非常先进的节点。我们期望看到很多新的物理效应需要进入这些工具。这不是太远从量子尺度。获得正确的物理,很多测试结构必须适应这些小说的模型工具。这是一个耗时和昂贵的挑战。更少的试探性模型也将中止,更真实的物理方法的模型。 On top of that, the foundries will be very cautious about those parameters and models. All future standards in this area need to account for this, too.”

3海里以外,必须有搬到新的晶体管结构继续达到预计的性能优势在新的节点,理查兹说。”手段引入的增加节点,你基本上在某种程度上借用下一个节点。当你把一个节点在中间,你借下一个节点什么预期效益。我们所看到的一些精品节点之间,但他们是重要的终端客户需求,他们使我们的客户能够达到产品交付窗口。”

对于任何新的流程节点,EDA和IP社区所需的巨大的投资,以确保工具、库和IP与新技术规格和功能。这是过程的一部分设计工具,设计团队必须遵守新节点。

整个行业,有很多细胞和IP开发工作持续发展。“在实际,最大数量的变化与发展工作实现或在0.5水平的此后,”理查兹说。“一般情况下,从0.5开始,有一个减少δ,此后将会改变什么。所以通常所做的一切。0.1和0.5之间寻路,大部分已经完成,然后剩下的蜡烛,因为那时你已经有众多客户做测试芯片,所以减少了所需的改变。超越这一点很对构建和成熟参考流动,构建方法,真正支持那些在0.5到1.0时间表,确保承诺扩展和性能角度来看会变现的芯片。”

图2:5 nm nanosheet。来源:IBM

动还是不动
许多半导体公司目前面临的另一个考虑是不迁移到下一个节点,或者至少不会如此之快,还是朝着完全不同的方向。

“新架构将被接受,”沃利莱茵说,总裁兼首席执行官导师,西门子业务。“他们会设计。他们将有机器学习在许多或大多数情况下,因为你的大脑已经从经验中学习的能力。我参观了20个或更多的公司做自己的专用人工智能处理器的另一个,和他们每个人都有自己的小角。但你会看到他们在特定的应用程序越来越多,他们将补充传统的冯诺依曼体系结构。神经形态计算将成为主流,这是一块大的我们如何采取下一步计算的效率,降低了成本,在移动和连接的环境中做事,今天我们要去一个大服务器农场来解决。”

其他人预计坚持到底,至少现在是这样。

“我们的许多客户已经从事5 nm工作,”理查兹说。“他们试图找出这个节点转变带来的好处,因为显然,扩展在纸上是非常不同的缩放的好处,他们可以实现在一个真正的设计——自己的设计自己的具体挑战——所以他们试图找出什么是真正的缩放,什么是真正的性能优势,这是驯良的,这是一个好的方法,从产品的角度和一个好的计划。”

今天,期望对早期采用5 nm将移动应用程序,他说。“台积电本身从N7援引高出20%,而且,据我所知,一个未知的肿块从7 + +。实际上,移动是一个很好的应用,区域——计划45%比N7——是真的会提供一个很大的区别。你会得到的力量和性能优势也很重要,但最新的IP核在复杂性和区域增长,你需要的自由收缩将允许开发差异化集群和侵略性的地区。”

关键指标总是性能、权力和区域和之间的权衡所有这些正变得越来越困难。提高性能带来了后续的动态功率的增加,使IR降更具挑战性。,需要花更多的时间优化电网设计可以提供足够的电力,而不是杀死routability设计。

“关键的权力是如何获得权力,标准的细胞,”理查兹说。“你不能把细胞接近在一起,因为它战利品与电网的资源。这意味着工作早期流与权力及其影响。在SoC设计你会看到完全不同的电网,根据性能要求每个块的SoC。这不仅仅是一个一刀切。必须调整/块,本身具有挑战性。具有分析和设计中的签字能力平台现在变得越来越重要,因为你做这些权衡。”

窄边
同时,阈值和操作电压之间的差距如此之小5 nm,额外的分析是必须的。

台积电和三星都有提到的极端low-Vt细胞,这是最重要的对于真正推动性能在5 nm,阈值和操作电压非常接近的地方。

“非线性和奇怪的行为,发生在这个阶段需要建模和捕获能够把它尽可能低,”他说。“显然LVF(自由变体格式)需要在7海里,当工作电压是非常,非常低的阈值非常接近,但现在即使你运行你不会考虑与极低极低功率设计电压Vt细胞有效,你回来在同一位置。你关闭这一差距再次,现在LVF和建模这些事情是非常重要的。”

电感、电磁效应
确实,7和5 nm,趋势是清晰的:增加频率,更严格的利润率,密集的集成电路,和新设备和材料,强调Magdy Ababir,负责营销的副总裁Helic。

他指出在最近的设计自动化会议面板讨论和辩论等概念:当完整的电磁(EM)验证应包括;忽略磁效果是否会导致更多的在开发过程中硅的失败;是否应用最佳实践的方法论,以避免电磁耦合和跳过繁琐的EM验证部分应该仍然是一个有效的实践;如果这种方法是可伸缩5纳米集成电路及以下;如果密集matricies造成电感耦合和难以模拟的主要原因是行业没有广泛采用完整的电磁模拟;又能做些什么工具开发而言,教育,研究降低屏障产业采用完整的电磁仿真。

“小组成员都强烈同意,完整的电磁分析成为基本至少在某些关键部分的尖端芯片。专家从Synopsys对此认为是需要在一些关键的地方在一个芯片时钟等宽的数据总线,和权力分配,但没有在主流数字设计。的英特尔专家认为目前的芯片,应用最佳实践和不使用全电磁模拟仍然有效,然而这种方法不会规模在未来。Nvidia的专家说他们模拟是必须的甚高频并行转换器的设计,和专家从Helic强烈同意,显示意想不到的电磁耦合导致失败的例子在关键芯片。主持人被认为已强烈和有磁场影响集成电路中非常重要的一段时间,但包括磁影响到模拟的困难,和操作非常大的电感耦合产生的和密度矩阵是满EM验证的主要原因还不是主流。每个人都同意,不包括他们在保险设计验证结果的影响和潜在的失败,”Abadir提供。

最后,专家组一致认为有必要进行显著改善EM处理验证的工具,更好地理解磁效果,和重要研究如何防止他们失败,甚至采用设计受益于磁场的影响。更高频率的面板还一致认为,目前的趋势,密集的电路,和扩展的设备加上爆炸点球芯片故障,使包括完整的EM验证命令,他补充说。

一个额外的挑战在5 nm波形传播的准确性。波形传播是出了名的贵从运行的角度来看,结果需要捕获的整个设计流程。否则,意外的在签字,设计太大关闭。

典型的解决这些问题的方法是通过增加保证金的设计。但利差已经成为一个越来越棘手的问题自从finFETs的出现,因为尺寸太小,额外的电路降低了PPA缩放的好处。而不仅仅是增加利润,设计团队被迫遵守铸造模型和规则更为紧密。

“铸造厂提供模型代表角落的设备模型,”迪帕克说人力副总裁IP工程eSilicon。“过去,你被告知角落模型捕获的极端制造,但情况已不再是这样。今天,仍有角模型,但也有变异模型,两个全球和本地。全球变化捕获全球的制造业,如当多个很多运行在铸造时,每批会以某种方式运行,捕捉我的全球变化的一部分。当地变异模型表示我死,我死的时候有一个演出的元素。然后我的中间点分布,和离群值的分布。”

在5 nm,全球+必须考虑地方差异,因为它们是增量。

“与此同时,这些分析是experience-driven,“人力说。“你加多少利润,也确保你不走极端?如果你设计太多的σ,你最终是没有竞争力的。这就是你必须当心,这就是经验的由来。你必须保证你足够的保证金,你晚上可以睡,但不杀死你的产品通过将太多额外的地区,你不需要。”

比以往任何时候都更,5 nm汇集了一系列新的挑战。“当你考虑到数十亿组件坐在芯片,它解释了为什么团队需要构建这些芯片的大小现在增加你翻转从一代到另一个。所有这些挑战即将到来。这些问题将继续,人们将提出技术解决他们,继续照常营业。工程是建筑艺术的东西,工作可靠,”人力说。

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