近门槛问题深化

复杂的问题源于近门槛计算,操作电压和阈值电压非常接近,在每个新节点越来越普遍。事实上,有报道称,前五名的移动芯片的公司,所有在10/7nm芯片,有性能故障追溯到过程变化和时间问题。

一旦一个相当深奥的设计技术,近门槛计算已成为最先进的节点。为了延长电池寿命和functionality-two竞争goals-chipmakers被迫使用一切可能的技术和工具。但在10/7nm,过程变异和复杂的时间创造新的近门槛问题的方法。

“低压操作电压角落在10/7nm子- 600毫伏,如果不是子- 500毫伏,“Ankur古普塔指出,应用工程的半导体业务单位主管有限元分析软件。“然后,节省电力,有很多high-Vt电池使用在这些设计中,这些往往是300 +毫伏阈值电压。使我们坚定地在近门槛计算域,因为你有低净空,现在你被迫设计你的利润率从5%降至10%,这是常态,不到5%。”

所有这些点近门槛计算是今天在这里,他说。“这不是在遥远的未来。现在正在发生的。我为什么要担心?我们被称为五大移动CPU制造商在过去八个月左右,因为他们有性能故障,即芯片设计的某些频率测量硅约10%频率低于他们想实现什么。”

占这个设计可以气死人的设计团队。“我已经模型,我运行所有签字的工具,我在做EM / IR,和正确的时间检查,”Gupta说。“为什么我没有看到正确的性能在硅?”

这里有两个可能的答案。“一个是过程变化。当你进入近门槛计算,非常非高斯过程变化影响,他们必须非常精确建模。建模在lv等标准文件格式是不够准确的。这不是silicon-accurate。第二,在近门槛电压和时间计算的影响是显著的。”

简单地说,权力是成为更大的问题在每一个新的节点。“近门槛设计带来了新的挑战,因为很多成为非高斯统计参数,”奥利弗·王说,首席技术官Moortec。“这意味着,需要谨慎地考虑仿真结果。此外,根据定义,近门槛设计是指设计接近没有功能,所以监测过程中,电压,温度变得至关重要,以确保调整可以供应的考虑过程和温度的变化。”

在finFET流程节点,供应减少速度比阈值电压,导致少为电路设计人员提供保证金。“此外,互联变得要增加路由密度,这是推高电阻和电容,”斯蒂芬•Crosher解释Moortec的首席执行官。“复合所有这门密度急剧增加,我们通过流程节点向下移动,这本身增加单位面积上的力。”

过程的可变性在制造业一直是一个问题,和设计流演变对这种可变性,降低设计风险常常通过设计极其悲观的角落。”此外,随着finFET的流程和密度的制备方法允许在当前主要节点、过程变化以不同的方式展现自己,“Crosher说。“不过,由于有限的生产数据对这些节点的可用性,还为时过早说我们完全理解本地化过程变化的影响。”

设计师应该了解的第一件事是什么模型可以用于开发这些模型的假设,提醒秀斯利亚都,技术营销总监、物理设计小组手臂。“地址变化的两个主要格式先进缴纳(AOCV)和自由方差格式(LVF)。但是这些格式没有定义σ值,分配,瞬间(时刻代表着不对称,或非高斯变异)的行为,这样,任何设计师所使用的模型的基础上可以有很大的差异的基本假设和选择生成模型。”

“当你看过程和电压变化的分布在近门槛电压,你看到一个非高斯分布。现有的模型(如AOCV和LVF)并不代表非高斯的行为。然而,意识到这个行业,和手臂帮助推动了新的建模参数。设计师必须了解LVF模型包括,是否时刻建模,使用LVF时必须要考虑到这一点的实现。使用LVF没有时刻在低电压设计可以显著影响设计应考虑产量和追加保证金。无论电源电压计划对于一个给定的设计、电网的重要性不能被夸大!不同FinFET过程有不同的细胞结构和优化电网之间的相互依存关系的选择。相关的一些电网挑战严格和/或复杂的设计规则。然而,电网设计是一个关键的设计元素,以限制的影响广泛的线电阻在温度在小几何图形并通过阻力显著增加线和从一个FinFET节点下小FinFET节点,”她说。

图1:近门槛计算。最低能量点通常是略高于阈值电压。来源:手臂/钱

设计与计算近门槛
在近门槛绝对是一个选项更低的能耗,它不能减少无线收发器和接收器的力量,系统集成组经理安迪Heinig说弗劳恩霍夫东亚峰会。“减少权力对这些组件的协议有更大的影响。”

近门槛的方法也不是免费的。他们需要大量的分析。

”大节点与我们合作之前,所有的分布完全按照预期,“Seena Shankar说,主要产品经理高级定制的集成电路和PCB组节奏。“这是相当可预见的,我们有这些完美的高斯分布。但是现在先进的节点,我们有新的挑战,主要是与非常低的和在阈值电压附近。操作电压超低,现在我们看到一个非常不同的自然变异。现在的统计参数表现出一种非高斯分布。非线性的敏感性参数测量,测量非高斯分布的,所以我们有很多的挑战在设计在近门槛或低电压。我们必须弄清楚如何处理所有的非高斯分布。”

这使得模拟特别具有挑战性。“以前,我们使用芯片上的变化,然后我们搬到先进的缴纳,最后每个人都同意LVF格式,目前在库捕获变化,”Shankar说。“然而,非高斯变异行为,我们必须看看生成变化数据的新方法。”

时间的影响
时间不受阈电压的影响。事实上,近门槛电压意味着此时电路开始从一个过渡到一个零或零,例如。full-rail电压应用程序,这些电路的输入有时间到达铁路电压,这是远远高于阈值电压,根据鲁本莫利纳,产品营销主管StarRC提取和在设计铁路分析Synopsys对此。

“电压通常是非常线性的阈值电压,它有时间结算Vdd,“莫利纳说。“如果电路操作1伏特和阈值电压为0.6伏,边缘的过渡,阈值电压非常线性,它通常到达铁路电压和稳定。现在铁路电压电路实际上是非常接近阈值电压,这些信号——特别是如果你想在高频开关,如假设1 GHz之类的,只是刚刚开始加大。它甚至没有得到之前,一把锋利的边缘已经达到这个阈值电压。”

通过这种方式,信号不是很线性。”仍然是一种提高,以这种方式继续当它到达的实际Vdd电路,”他解释道。“例如,一些铸造厂运营7纳米设计类似0.55伏特。甚至还没有接近1伏特。所以信号不太有机会转型到铁路电压在电路开始转变。电路过渡时,输入很浅(波形看起来很浅),那么任何过程变化或任何形式的变化,无论是电压变化或过程变化,产生更大的影响电路的操作,因为信号仍在这种“无人地带”。”

所有这一切对时间有相当巨大的影响,尤其是对电路还没有真正达到电路的状态从0到1。因此,在这一领域诸如噪音非常敏感。

“再一次,这是可能的电压变化在设计和也从其他信号串扰噪声诱导的影响。所以,当有人试图为这些阈运算电路设计,你不能把这些电路,仿佛他们是数字。你真的在谈论建模在数字工具的实际波形。”

这就是先进的波形传播技术进入的地方。他们是用来模拟波形的形状,因为他们不能被当作数字电路了。他们比以前更analog-ish。

占近门槛
基于阈电压的影响的大小,现在设计团队必须处理这个从一开始的设计。

“假设你正在构建一个芯片,100万位,100万位细胞或存储元素,”迪帕克说人力副总裁IP工程eSilicon。“每个细胞是6晶体管,所以你有600万个晶体管代表存储坐在每一个芯片。现在你想设计电路,这样无论变化会发生在这些600万个晶体管都应该覆盖加旁注。你不能指望,铸造是制造这些600万个晶体管,他们将是相同的。这是不可能的。如果这些变化发生在制造业,导致变化在这些设备的优势,无论是饱和电流的阈值电压,现在会给你一些弱于晶体管的方式,比方说,中间你的人口。”

与归一化高斯分布,大部分的数据点落在中间,一些边缘异常值。包括决定多少利润,最终的数量都基于设计师的经验以及数据模型和工具。

“首先,什么设计师确定可以在尾巴的力量有些设备在页边,然后把芯片仍然可以成功如果遇到尾巴细胞,“人力说。“经验发挥了巨大的作用。今天,铸造厂的设备给你模型。他们代表角模型,在过去你被告知角落模型捕捉他们的极端会为你制造设备。但情况已不再是这样。今天,你有角模型,你也得两个types-global和当地的变化模型。所有这些加起来,这种分析是所有experience-driven。你必须保证你足够的保证金,你晚上可以睡,你也必须确保你不杀死你的产品通过将太多额外的地区,你不需要。”

在一天结束的时候,生活在贫困线边缘的阈电压下降,说Magdy Abadir,企业营销的副总裁Helic。”近门槛电压,一切就像生活在边缘,和犯错误不是设计师的边缘错误。设计团队不是罪魁祸首。错误有更多的与他们使用的模型,以及他们使用的工具。此外,工艺并不完美,制造商说,他们要建立出来看起来不同。有这些变化。”

这些变化不是操作中心的车道,。他们实际上是操作边缘的车道,从权力的角度来看,是否性能角度看,或两者兼而有之。

“你边操作,这意味着一个小单,你时机和脱落,这是尤其如此,“Abadir说。“时机错误是灾难性的,他们不喜欢权力的错误。当我估计这个块的功耗是X,使用差模型,因为一切都不是完美的,实际权力数量可能会有所不同。而是因为错误有时可以两种方式和权力是一个总和,当你总结的总电力消耗所有的设备和所有的块,那么你将得到一些利弊。一些可能有点假,但是如果你保证金,你会好的。时间,它是不一样的。时间你依赖每条路径进行定时时钟周期内,他们努力的目标。如果其中一个没有,或者有问题的建模或者相声或从电磁源,或从过程variation-one将时钟有一个错误,它会想念这个信号。当这种情况发生时,信号将不会到达正确的时间,你会得到错误的价值,你将不得不放慢时钟信号捕捉到这么晚。一个滑动可以花费你的频率在整个设计。 Even in billions of passes, all it takes is one of them to make a mistake to have a bad model, to have badEM相声,无论情况如何,有很多原因发生。”

EDA的负担
这一个大的重视非常accurate-think蒙特卡罗——高性能过程变化预测的准确性比香料预测快100倍,ANSYS的古普塔说。这种技术制造晶体管模型的精度在2%的蒙特卡罗香料,这成千上万的关键路径可以运行和真正的硅行为可以了解真正的利润分析。

Moortec Crosher补充说,准确PVT监控是实现优化设计的关键。“我们都知道功耗之间的关系和电源电压的CMOS逻辑。甚至能够供应减少几个百分点基于特定模具的过程,同时结合环境条件允许,将导致节省电能,值得拥有。与吞吐量性能也是如此,如果一个给定的时钟速度可以满足供应较低。”

最后,噪声等干扰,莫利纳说Synopsys对此选择之一是使电网尽可能健壮。”这可能意味着过度设计电网的宽度,以减少动态红外下降问题。有些人会走这么远来尽量减少动态红外下降扭曲他们的时钟,所以不是所有的电路是过渡的同时,并不是所有的人字拖都同时切换。传播的当前要求电路和允许更少的动态红外下降。如果你想运行在阈值电压附近,节省电力,我不认为有很多你可以做电路设计/标准电池设计层面的帮助。它真的是一个挑战在建模方面,将这些信号好像他们几乎模拟自然。”

虽然有大量的认证在铸造方面,真的落在EDA厂商试图帮助设计师来确保他们正确捕获这些影响,他总结道。