7/5nm及以上的量子效应

量子效应在最先进的节点上变得越来越明显，导致电子设备和信号的行为发生不寻常的、有时是意想不到的变化。

量子效应通常发生在大多数芯片行业的幕后，被纳入一套设计规则，这些规则是由大多数公司从未见过的代工数据开发的。这就解释了为什么到目前为止，铸造厂和制造设备公司是唯一受到直接影响的公司，他们一直在调整他们的工艺和产品，以应对这些影响。但随着设计缩小到7/5nm甚至更远，量子效应正成为一个更加广泛和重要的问题，最终将影响到在这些节点上工作的每个人。

该公司技术解决方案和实现总监Anda Mocuta表示:“由于缩放和相关要求，一旦某些设备的尺寸变得非常小，量子效应就会在设备中发生。Imec．“例如，由于栅极介电尺度的变化和器件内部电场的增加，反转层中的载流子不再位于二氧化硅-硅界面，而是位于下面的某处，导致有效介电厚度增加。这种效应在CMOS技术中已经存在一段时间了，它是一种量子效应。展望未来，由于晶体管体维数的降低，预计会有更多的量子效应，这是维持静电和门长减小所必需的。”

量子效应已经被观察、研究和理论研究了多年，而且不仅仅是在半导体行业。例如，量子隧穿在阿尔法粒子衰变研究中已经被记录了近一个世纪。但在芯片领域，这些量子效应表现在各种奇怪的行为中，这些行为正变得越来越成问题。

“量子效应一直都存在，”微软计算产品副总裁大卫·弗里德(David Fried)说Coventor是一家Lam研究公司．“如果不了解周期晶格和量子效应，就无法真正解决晶体管方程。问题是它们在多大程度上影响您理解设备的物理和电气行为的能力。如果你回到10到15年前，在我们有高k和金属栅极之前，我们在栅极的一侧有多晶硅损耗效应，还有量子限制效应，载流子通道不在晶体管的界面上。由于晶体管通道中级函数的密度，它位于稍远的位置。离界面远一点的地方是量子效应，在130/90/65nm处，它成为反转电容行为中可测量的delta。我们开始研究，了解它，并将其构建到我们的预测设备模型中。然后我们做了高k金属门。金属栅极消除了聚损耗。我们得到了更好的场耦合到通道中，并开始在技术上做一些事情来减少这些量子效应。”

图1:金属栅极在多聚损耗上的改进与相关电容和驱动电流的改进。来源:英特尔/麻省理工学院

在7/5nm及更远的地方，与量子效应相关的问题又多了一套新的担忧。

GlobalFoundries的CTO Gary Patton表示:“你可以看到线边缘粗糙度增加，可变性增加，在你意想不到的地方可能出现开口和短路。”这意味着你必须优化基本规则，以最大限度地提高EUV工具的产量。”

内存问题和方向
闪存是芯片制造商首次亲身体验量子效应的地方之一。从几年前开始，NAND内存公司报告称，在数据进出内存的方式中发现了意想不到的不规则现象。

VLSI Research首席执行官G. Dan Hutcheson表示:“这是闪存转向垂直NAND的主要原因之一。“问题是你不一定能得到你想要的。系统是为在随机世界中工作而设计的。但当你进入量子世界时，应该起作用的东西就不起作用了。而且没有足够的电子来测量哪里出了问题。”

目前正在进行研究，以尽量减少电子穿过薄材料的隧穿。其中一种方法是自旋晶格，它可以定位或“包含”杂散电子。自旋传递扭矩(STT) MRAM利用电流而不是磁性来改变电子的自旋。

哈奇森说:“多年来，隧道挖掘的问题是实施起来太慢、太难。”“量子效应的另一个问题是如何让材料足够一致，从而避免这些问题。这是一些大型设备公司一直关注的领域。”

图2:电子波函数示意图，显示通过厚与薄势垒的隧穿。来源:纳米科学仪器

栅极隧道效应是引入高介电常数栅极材料的关键原因。为达到理想的等效氧化层厚度而增加的物理厚度减少了隧穿。但在高级节点上，这是不可能的，因为栅极氧化物会随着其他特征一起收缩。

观察量子效应
进入量子物理学的世界，量子效应在很大程度上是电子的双重性质的函数，既是粒子也是波。虽然物理学家已经研究这些概念几十年了，但它们远远超出了电气工程的范围。但场在7/5nm及以上开始重叠。

Imec的Mocuta说:“有些方面我们理解得很好，也可以处理，比如通过阈值电压调整来解释Vt的变化。”“大多数方面我们都可以很好地建模和理解，我们可以设计一些旋钮来部分缓解。有些方面可能仍然是本质上的基础。”

列表按节点递增。“有散射效应，”考文特大学的弗里德说。“比如体积反转。当我们开始讨论非常薄的finFET器件，甚至纳米线，而不是有表面反转，突然之间，设备完全耗尽了。你把它打开，电线的中心会在边缘之前反转。这些都是非常有趣的效果，但其背后的理论仍然是相同的。我们理解它，研究它，并将其构建到设备模型中。”

虽然量子物理学家可能会称其为基本原理，但这些概念的实际应用可能相当复杂。

弗里德说:“如果你回顾文献，就会发现有人以某种方式、形状或形式写过它。”“这些影响中有很多预测能力。当你需要建立一些模型时，量子效应就成为关键，无论是结构模型、制造模型还是器件电模型，这是它最困难的地方。这些设备是如此之小，而我们正以各种不同的方式将它们置于稳定的边缘。所以这些影响是相互关联的，具有挑战性。随着每一项技术的发展，从第一个人开始研究7nm技术，到进入量产阶段，都需要数年的时间。在这些年里，你遇到了一些影响，你会问，‘这里发生了什么?“你开始深入研究，你意识到这是一种影响，也是一种影响。在这些年里，你会遇到一些相互关联的事情，这些事情你没有想到会发生，也不知道会发生，然后你把它拆开，解决它。”

影响并不总是明显的。例如，Imec的Mocuta指出，晶体管主体缩放逐渐成为维持静电控制的必要条件。量子效应表现为更薄的翅片，最终将迫使采用纳米线或纳米片的全能栅极晶体管结构。

这一步已经不远了。三星晶圆厂本周公布了其晶体管路线图，其中包括引入gate-all-around场效应晶体管从3nm开始使用纳米片。Yongjoo Jeon，首席工程师三星代工他表示，PDK的初始版本将于明年上市，GAA fet的量产将于2021年开始。他说，这些芯片的功耗和性能预计将提高约20%，而前几代技术的功耗和性能仅提高了约30%至40%。

Mocuta说:“在物体的非常小的尺寸上，半导体带结构被‘量子化’，因此，例如，载流子的能谱不是连续的，而是只允许离散的能级。”

这种量子限制有几个可能的后果。其中包括:

晶体管阈值电压变化。
•状态密度(DOS)的变化，或可用于电流传导的载流子数量。
•载流子注入速度的变化。

晶体管的阈值电压变化可以很容易地纠正与工艺技术。Mocuta说，但是DOS和载流子注入速度的变化会导致器件的驱动电流变化。而这反过来又会影响使用这些晶体管构建的技术的性能。

她说:“有时这些是有益的，而有时则不是，可以通过这个过程轻易纠正。”“如果晶体管主体尺寸在7纳米或以下，这些量子效应在硅中就变得很重要。”

随着栅极长度逐渐减小以适应缩放，结果主要表现在两个地方。一种是晶体管的OFF状态，在这种状态下载波更容易从源极-漏极隧穿。这将导致OFF电流的增加和更高的功耗。这通常发生在小于10nm的栅极长度。Mocuta说，第二种情况是当载流子传输变得越来越弹道化时，这种情况发生在20nm以下的栅极长度处。

“源极和漏极之间的散射中心非常少(从而提高了电流驱动和性能/速度)，”她说。“下一个节点将把鳍宽进一步缩小到7纳米以下，栅极长度进一步缩小到20纳米以下，使量子限制和弹道输运更加明显。”

结论
目前尚不清楚量子效应将如何影响5纳米以下的设计。显而易见的是，有更多的影响需要处理，整个供应链将需要更多的工程设计。

量子效应过去被认为是一种新奇事物，而不是一套关键的设计标准。在未来，这种情况几乎肯定会改变。在7纳米以下，芯片制造将更深入地挖掘电子工程和量子物理学的交集。最大的问题是，这最终是否会导致能够利用这些效应的技术进步。例如，正在进行的研究是利用自由电子来改变半导体的带隙。这项研究仍处于早期阶段。

另一种可能的结果是，量子效应将只是一种新的、昂贵的麻烦，需要在更多的设计中进行管理。现在还言之过早，到目前为止，很少有人谈论它。

-Mark LaPedus对本文也有贡献。

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