晶体管选择超过3nm

尽管成本飙升导致芯片规模放缓，但业界仍在继续寻找5到10年后的新型晶体管——尤其是2nm和1nm节点。

具体来说，业界正在为3nm之后的下一个主要节点精确定位和缩小晶体管选择。根据国际半导体技术路线图(ITRS) 2.0版，这两个节点分别被称为2.5纳米和1.5纳米，预计分别在2027年和2030年出现。另一个组织,Imec该公司在时间表上更为激进，称2.5纳米左右的芯片将在2024年实现。

很难预测3nm之后会发生什么。事实上，3nm及更远的技术可能永远都不会出现，因为这个领域存在着大量的未知和挑战。或许到那时，芯片扩容将最终失去动力。

今天的技术及其未来的迭代甚至有可能提供超过5nm的足够性能。当今最先进的晶体管类型finFET-可能会扩展到5nm或3nm，这取决于如何定义节点。然后，在4nm/3nm工艺上，一些人正在转向下一代晶体管技术gate-all-around场效应晶体管，在它的一侧放置一个finFET，并在其周围包裹一个栅极。

但这一行业也有可能需要新的、更快的设备，而不仅仅是全能设备。许多人认为，随着高性能计算的复兴，有必要尽可能地推动这项技术的发展，人工智能而且机器学习．自动驾驶、5G、移动和服务器在未来也将需要更大的马力。因此，在研发方面，业界正在研究2.5纳米和1.5纳米的几种技术。在这些节点上，行业可以沿着以下路径发展:

• 扩展栅极全能fet或开发更复杂的技术版本，如互补fet (CFETs)和垂直纳米线fet。
• 以现有的finfet为例，用新材料对其进行调整，创造出所谓的负电容FET (NC-FET)。
• 将设备集成到高级包中。

图1:下一代晶体管结构。来源:Imec /空间站

当然也有其他选择，但现在预测谁会胜出还为时过早。finfet是一项成功的创新。他们至少还有一两代人。除此之外，我们还有材料变化——锗或III-V通道。我们可能有全能门。目前还不清楚这些想法中有哪些最终会取代finfet，”Mark Bohr说，他是该公司的高级研究员和工艺架构与集成总监英特尔．

玻尔说:“无论我们谈论的是负电容fet、全能栅极还是III-V通道，你都必须意识到现代逻辑产品有非常苛刻的要求。”“获得高流动性是很好的，但你也必须有低泄漏。要求低阈值电压和低供电电压。所以现在，我不确定是否有任何技术被证明是全面的赢家就今天的情况而言互补金属氧化物半导体能做什么。在选出真正的赢家之前，我们还有其他挑战要面对。”

为什么规模?
多年来，增长引擎一直围绕着摩尔定律这个公理认为晶体管密度每18个月就会翻一番。根据摩尔定律，芯片制造商每18个月就会推出一种新工艺，以降低每个晶体管的成本。

摩尔定律是可行的，但它还在发展。在每个节点上，流程成本和复杂性都在飙升，因此现在一个完全扩展的节点的节奏已经从18个月延长到2.5年或更长时间。此外，很少有代工客户有能力转移到高级节点。

并不是所有公司都在向前沿节点转移。28nm及以上芯片的需求依然强劲。令人惊讶的是，200mm晶圆厂的需求仍然强劲。“2018年我们将继续看到8英寸的强劲需求。它来自各种各样的应用。我们看到移动领域对射频开关、MCU、嵌入式领域以及显示领域的需求尤其强劲。目前最具挑战性的事情实际上是管理客户，因为目前的需求是压倒性的。联华电子在最近的一次电话会议上。

不过，还是有一些应用需要最新的流程，比如机器学习、服务器和智能手机。

在另一个例子中，d2销售基于图形处理器的专业高端系统。该系统用于各种半导体制造应用。“因此，在利用现有计算能力方面，我们一直处于最前沿，”东芝首席执行官藤村昭(Aki Fujimura)表示d2．“我可以非常有信心地说，我们还没有用尽使用更多计算能力来改善半导体制造的方法。我确信高性能计算的每个其他应用程序领域都处于类似的情况。特别是随着深度学习的兴起，我预测对高性能计算的需求将远远超过7nm。”

还有一些应用需要成熟和先进的流程，比如汽车，当然还有自动驾驶汽车。“这是两种不同的生态系统。你有人工智能计算，然后是车内的传感器和控制装置，”该公司高级技术人员本•拉萨克(Ben Rathsack)表示电话．“对一些老式节点技术的需求实际上在增加。然后，你有Nvidia的处理器。他们可能在做人工智能处理。当然，他们正在推动高端市场。”

与此同时，fab工具已经为今天的设备做好了准备。但对于2.5nm和1.5nm，有一些差距。为了实现这些节点，油气行业将需要以下新技术:

• 新光刻技术．极紫外线(EUV)要求7nm/5nm光刻。然而，在3nm之外，可能需要下一代EUV技术，称为高数值孔径EUV (NA)。
• 有选择性的过程。芯片制造商还需要更广泛的选择性沉积和蚀刻技术，使供应商能够在精确的位置沉积和移除材料。
• 新的互连方案。芯片的布线方案过于拥挤，需要新的材料在竞技场。

然后，在每个节点上，缺陷变得越来越小，越来越难以发现。横向缩放，即更密集的晶体管布局，驱动了检测较小缺陷的需求，并增加了设计意识检查和审查的需求。垂直扩展驱动了检测和验证隐藏缺陷的需求，”Mark Shirey说，营销和应用副总裁KLA-Tencor．

“我们面临的问题越来越难，也越来越复杂。但这个行业的一个共同点是，当你遇到复杂和困难时，这就是一个机会，”David Hemker说，他是该公司高级副总裁兼技术研究员林的研究在最近的一次活动上。

在谈到摩尔定律和其他话题时，Hemker补充道:“我们非常看好几乎所有设备都能在技术上继续使用摩尔定律。我们看到有很多选择，因为我们想要达到3nm甚至更低的工艺。”

进化finFET
与此同时，如今芯片制造商正在加紧生产10nm/7nm finfet。在finfet中，电流的控制是通过在翅片的三个侧面各安装一个栅极来实现的。

图2:FinFET vs. planar。来源:Lam Research

根据ITRS路线图，在7nm之后，下一个技术节点是5nm、3nm、2.5nm和1.5nm。然而，这些节点的时间是一个移动的目标，节点的名称是任意的，不能反映晶体管的规格。

那么finFET能持续多久呢?“我们相信finFET可以持续到大约5nm节点。当然，这取决于你有多努力缩放门的间距。Imec半导体技术和系统执行副总裁An Steegen说:“如果你稍微放宽门间距，finFET就会持续更长时间。”“我们看到纳米片，细长的纳米线，是一个很好的候选。”

对于一些人来说，finfet的继任者是被称为横向门全能FET的下一代技术。预计在2020年左右实现4纳米和/或3纳米，栅极全能是finFET的进化一步。

两种主要类型的门全能场效应晶体管是纳米线场效应晶体管和nanosheet场效应晶体管．在纳米线fet中，微小的导线用于通道。纳米片fet使用片状材料作为通道。

图3:(a) finFET， (b)纳米线，(c)纳米片的截面模拟。来源:IBM

全能闸板提供了更多的控制闸板，从而提高性能和减少泄漏。该公司技术项目总经理Mike Chudzik表示:“正是这种改进的闸门控制，使您能够继续扩大闸门长度。应用材料．

利用当今的fab工具和设计技术，可以开发出全方位的gate设备。例如，芯片制造商仍然可以利用一种被称为设计技术协同优化的成熟技术。

这里的想法是在每个节点的标准单元布局中减少轨道高度和单元大小。标准单元格是设计中预先定义的逻辑元素。单元格以网格形式排列。轨道定义了标准单元格布局的高度。例如，根据Imec的说法，7nm可能有一个6轨道高度的电池，使器件的门间距为56纳米，金属间距为36纳米。

然后，根据Imec的说法，4nm/3nm涉及5.5-4.5轨道高度的布局，使器件的栅极间距从36纳米到42纳米，金属间距从21纳米到24纳米。

图4:通过缩放助推器实现的单元库缩放。来源:Imec

根据路线图，横向纳米线/纳米片FET可能从4纳米/3纳米延伸到2纳米左右，这意味着该技术可能只持续一到两个节点。

在2纳米技术上，该行业面临一些障碍。理论上，2nm器件将由3轨道高度布局组成，但这种类型的方案至少目前难以想象。Imec的项目主管迪耶德里克·韦基斯特(Diederik Verkest)说:“要制造一个正常的细胞，你确实需要至少3个基因轨道。”“对于这种类型的建筑，它变得非常具有挑战性。”

总而言之，该行业可能需要一个新的解决方案。但芯片制造商并不想从零开始。相反，他们更喜欢采用现有的工作和制造技术，并对其进行改进。

图5:Imec的晶体管路线图视图。

Imec提出了两种选择——cfets和垂直纳米线。针对2.5nm及以上，cet是一个更复杂版本的栅极全能器件。传统的栅极全能fet将几根p型导线堆叠在一起。在一个单独的设备中，晶体管将n型导线堆叠在一起。

在CFETs中，想法是将fet和pfeet电线相互堆叠。一个CFET可以堆叠在一个pFET导线上，或者两个nFET堆叠在两根pFET导线上。

由于cet将n型和p型器件堆叠在一起，晶体管提供了一些好处。“主要的好处是面积。区域扩展在功率和性能方面带来了一些好处，”Verkest说。“在静电控制方面，cet与普通纳米线相同。它们都是全方位的架构。”

其他好处就不那么明显了。cfet将提供面积扩展的提升，但它们的晶体管规格与传统的栅极全能器件大致相同。

CFETs在晶圆厂更难制造，可能需要更高的结构。反过来，这可能意味着更高的电容。

另一种解决方案是垂直纳米线场效应晶体管(VFET)。横向栅全能场效应晶体管将导线水平堆叠。相比之下，vfet垂直堆叠导线。源、门、漏相互堆叠。这意味着面积增加了。

图6:横向纳米线场效应管与垂直纳米线。FET来源:Imec

vfet有一些缺点。VFET是一种有效的放大器件静态存储器．但它并不是一个能扩展逻辑单元的设备。

vfet也很难在fab中制造，但该技术已在实验室中得到验证。在IEDM上，Imec, Lam Research和KU Leuven发表了一篇关于垂直纳米片和III-V材料的VFET的论文。在流中，在使用的结构上形成模式eBeam光刻技术。根据该论文，表面被蚀刻，形成垂直的纳米线，直径从25纳米到75纳米，阵列从1到100纳米线。

什么是nc - fet ?
还有其他选择。2008年，普渡大学的研究人员提出了所谓的负电容fet或nc - fet的想法。

以3nm及以上为目标，NC-FET并不是一种新设备。相反，nc fet采用现有的基于氧化铪的高k/金属栅极堆叠晶体管。然后，用铁电特性修改栅极堆栈，创建一个远低于60mV/十年极限的陡峭次阈值斜坡装置。

图7:负电容场效应晶体管。来源:Peter Grünberg半导体纳米电子学研究所

平面器件，finfet，甚至栅极器件，只要加入氧化铪，都可以被修饰成铁电性质。“本质上，铁电就像一个电压放大器。给它加一个电压。因为它相互作用的方式，放大了电压。这就是为什么你会得到增强的阈下斜率，”应用材料公司的Chudzik说。

图8:NC-FET原理图。资料来源:SRC，内布拉斯加大学林肯分校

nc - fet属于同一类别隧道场效应晶体管(TFETs)，一个未来的陡峭亚阈值晶体管候选人。不过，与nc - fet不同的是，tfet需要一种全新的结构。

nc -FET与一种叫做铁电FET (FeFET)的技术有关。nc - fet和fefet都利用了氧化铪中的铁电特性。

fefet和nc fet是不同的。“最重要的区别是，NC-FET用于逻辑，而FeFET用于内存。从原理上讲，NC-FET是一种不具有非易失性存储器的逻辑器件。另一种是FeFET，是一种非易失性的存储设备，”正在开发FeFET的初创公司Ferroelectric memory Co. (FMC)的首席执行官Stefan Müller说。

在这两种情况下，铁电材料被夹在两种其他材料之间，并通过沉积沉积沉积到铪基栅极堆中。“在fefet中，我们的愿望是保持铁电和硅块材料之间的缓冲尽可能薄。这与数据保留有关。缓冲层越薄，数据保持性越好。”“NC-FET不同。原则上，NC-FET晶体管没有数据保留。这意味着对铁电体和硅体之间缓冲层的要求是不同的。”

在一个例子中，GlobalFoundries最近发表了一篇关于实验性14nm finFET的论文，该论文将掺杂哈夫尼亚铁电层纳入栅极堆叠中。GlobalFoundries称其为14nm铁电finFET。它可以被归类为负电容finFET或nc fet。

在14nm finFET中，GlobalFoundries测试了3nm、5nm和8nm厚度的铁电层。他们还测试了1.5纳米的未掺杂层。GlobalFoundries的高级技术人员Zoran Krivokapic在论文中说:“我们发现8纳米厚的薄膜仍然可以产生功能器件。”铁电器件的亚阈值斜率低至54mV/dec。我们首次表明，具有铁电器件的环形振荡器可以在与常规介质类似的频率下工作，而改进的次阈值斜率降低了它们的有功功率。”

不过，nc - fet也面临着一些挑战。“它有很多承诺和利益，但也有很多悬而未决的问题。有了栅极，你就只有这么大的体积可以放入铁电材料。铁电体很厚，有50到80埃。这将缩小现代finFET的差距，”应用材料公司的Chudzik说。“该行业已经达到了7纳米，所以他们需要扩大这种材料的规模，并仍然表明它是铁电的。可靠性是一个挑战。然后，由于一些寄生，可能会有一些独特的设备设计限制。”

其他的解决方案
集成电路制造商也在寻找芯片缩放的替代品。一种想法是将多个设备放在一个高级包中，它可以以较低的成本提供与扩展设备相同的功能。

有些人称之为混合扩展或异构集成。Imec的Steegen表示:“我不认为人们会说，‘现在我们将停止设备扩展，转而采用混合扩展。’”“想想今天的包和你在包中堆叠不同骰子的方式。你也可以把它看作是一种混合缩放的形式。你可以说今天就开始了。但我们可以在这条路上继续前进。”

接下来是什么?超过1.5纳米，路线图是模糊的。在Imec的路线图上，有几种未来技术，如tfet和自旋波设备。3D纳米织物，一种3D NAND的逻辑版本，也是一种可能性。

这些未来的设备需要新的工具和材料，更不用说资金了。

显然，在5nm之外，问题比答案更多。也许全能门就是答案，或者研究人员会偶然发现一种新技术。那么，当然，今天的技术可以持续更长的时间，把这些新奇的晶体管的需求。

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