为晶体管性能管理寄生

描述晶体管行为的基本方程依赖于诸如沟道掺杂、栅极氧化物的电容以及源极、漏极和沟道之间的电阻等参数。在IC行业的大部分历史中，这些已经足够了。来自晶体管外部结构的“寄生”或“外部”电阻和电容已经小到足以折现。

现在情况已经不同了。Lam Research的技术董事总经理Reza Arghavani在上个月的IEEE电子器件会议上解释说，接触电阻、近晶体管互连堆栈中的电阻、栅极与源极和漏极之间的电容——所有这些以及其他因素对晶体管性能的影响越来越大。从32nm节点开始，他估计外部电阻将压倒硅通道电阻特性。

拟议中引入锗和其他替代半导体也无济于事。这些材料需要缓冲层、盖层和其他结构，这些结构可能会使问题变得更糟。

接触点和肖特基势垒
寄生的重要性日益增加是晶体管缩放的直接结果。例如，源极和漏极触点长期使用硅化物作为触点金属和半导体之间的界面层。对于非常浅的高掺杂源极和漏极区域，即使是硅化过程消耗的少量硅也可能太多。

然而，首先选择硅化物是因为金属与半导体的直接接触会产生高阻性肖特基势垒，用二极管的整流行为，而不是简单的导线的欧姆电阻。Arghavani说，相对于理想的硅finFET行为，仅这一障碍就可以使NMOS驱动电流降低32%。势垒高度取决于半导体的费米能级(通常由表面态固定，与掺杂无关)与界面上金属的导带之间的偏移。(或p型半导体的价带。)

由于肖特基势垒涉及金属和半导体之间的表面相互作用，它对表面制备非常敏感，可以通过引入合适的界面层来最小化。理想情况下，这样一层可以防止两种材料之间的电相互作用，与金属不发生反应，并提供高介电常数和低隧穿电阻。最后一个特性引入了一个权衡，因为低隧穿势垒必然允许半导体和金属之间有更多的相互作用，增加肖特基势垒高度。Lam的研究人员通过插入薄TiO获得了很有希望的结果₂硅和Ti/TiN接触衬垫之间的层。

另一种方法是由Gluschenkov及其IBM Research和GlobalFoundries的同事(2016 IEDM论文17.2)提出的，该方法利用了Ti在n型Si上具有相对较低的肖特基势位高度的观测结果。在激光退火和固相外延的帮助下，这些研究人员能够在高p掺杂Si上实现低电阻率接触。气相外延加上浅植体在纳米级接触沟槽中形成了局部的Si:P混合。采用激光退火诱导Si:P层外延再生长，再生长Ti/TiN衬垫和W接触插头。金属塞形成低阻硅化物后的第二激光退火步骤。

那锗呢?
富锗和其他替代材料的引入进一步增加了结和接触电阻管理的复杂性。例如，锗晶体管可能使用锗含量低的SiGe接触层，或高度掺杂的硅帽层。InAs接触层看起来也很有前途，因为钛InAs似乎提供了一个低肖特基势垒(IEDM论文25.1)。不幸的是，正如Imec的Nadine Collaert解释的那样，这只是将问题转移到InAs/Ge界面，两种材料之间的带偏置增加了大量的电阻。锗含量超过50%的SiGe晶体管也将越来越需要缓冲层和晶格匹配。特别是超过70%的锗，由于这种结构的外部电阻很可能会侵蚀锗所提供的好处。

除了接触电阻本身，持续减少门间距，而门长度缩放已经停止意味着自对准接触必须适应更小的区域。在接触蚀刻过程中，任何不对中都可能导致栅极的腐蚀。原子层蚀刻-在这种情况下，一次只有一层首先与蚀刻剂反应，然后去除-可以更严格地控制蚀刻轮廓。Lam Research报告称，在相同的接触着陆面积下，该系统的选择性提高了2倍，角损失显著减少。

然而，关于掺杂剂在源液和漏液中的分布，我们所能做的并不多。如在这篇文章在晶体管可靠性上，掺杂剂在小特征上的分布服从泊松统计。与很少个别掺杂原子，观察到的行为反映的位置离散粒子，而不是均匀分布。这可能导致接触电阻率的随机波动。

管理近孔道阻力
阿尔哈瓦尼说，当地的互联互通也构成了重大挑战。连接钨局部互连(M0)到铜互连堆栈的铜Via0层在铜堆栈中尺寸最小。通道中电流拥挤和电阻性阻挡层所占的空间量加起来占局部互连电阻的80%。

虽然使用TaN/Co屏障/衬垫双分子层被认为有助于铜沉积，但TaN/Ta双分子层阻力较小。一个提议的替代方案，由宾夕法尼亚州立大学学生，通过对钨触点和M0结构以及铜Via0 + M1结构使用双大马士革集成方案，将阻挡层的数量减少了一半。(见图1)

图1:单、双大马士革局部互连。礼貌IEEE。

另外，东北大学(Tohoku University)的lam赞助的研究研究了用Co替代传统的W接触插头，钴形成低阻硅化物。这种材料具有较低的电阻，并且可以在钴和铜之间通过层使用CoTi衬垫。

低k介电体进入晶体管
减小栅极间距也减小了栅极间隔层的厚度，从而增加了栅极源/漏极重叠电容。互连堆栈中的类似问题导致了低k介电的引入，并且低k介电也被提出用于栅极间隔。

正如多孔低k介质降低互连电容一样，空气间隔器提供了最低的C_eff在源/漏口和栅极之间。它们已被证明用于内存，IBM和GlobalFoundries的K. Cheng及其同事(IEDM论文17.1)演示了将空气间隔器集成到finFET工艺流程中，并具有替换金属门和自对准触点。首先，所提出的方案选择性地去除牺牲门盖和低k间隔。关键是RIE过程不影响栅极或接触金属层。因此，高纵横比的间隔需要高选择性。薄垫片上的微载荷降低了牺牲垫片的去除率，但试图增加去除率往往会导致金属的侵蚀。需要仔细优化蚀刻过程。

在间隙形成后，IBM团队首先在暴露的侧壁上沉积一层薄电介质衬垫，然后使用非共形电介质将间隙捏断。如果气隙间隔器到达有源翅片，高k栅极电介质可能会暴露，这可能导致阈值电压漂移。此外，会发生翅片和源/漏接触的侵蚀。使用衬垫并在鳍片上方停止蚀刻可将这些风险降至最低。这一组在10 nm处的重叠电容降低了15%至25%，环形振荡器有效电容降低了10%至15%。

结论
随着晶体管结构变得越来越复杂，使用的材料也越来越多，这些异质结构中界面处的电阻变得越来越重要。与此同时，较小的特征既减少了可用的工艺裕度，又迫使设计人员注意以前不重要的电容。

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