Chiplet可靠性挑战

组装芯片使用像硬IP终于开始生根,20多年后首次提出,持有的承诺更快的上市时间可预测的结果和更高的收益率。但随着这些系统的芯片开始出现在任务紧迫和高安全性的应用程序时,确保可靠性被证明是顽固地困难。

的主要驱动力chiplet方法是权力的下降、性能和区域(PPA从扩展)的好处。它更昂贵和更费时开发芯片在每个连续的流程节点,和这样做的原因正在消退。台积电5 nm finFET的过程”提供了速度快15%相同的功率或功率降低30%相同的速度为1.84 x 7 nm节点的逻辑密度,”杰弗里易普说,高级主管在台积电先进技术,在最近的一篇论文中IEDM会议。

前finFET流程节点,芯片制造商按比例缩小的晶体管规格0.7 x,使性能提升40%相同数量的权力和面积减少50%。这个公式不再适用。

减少PPA,加上终端市场需求更多的定制解决方案,使得芯片制造商和系统公司检查替代方法。先进的包装是这种策略的一个关键部分,提供更快的上市时间与模块化定制,几乎无限的区域,和新配置的可能性提高吞吐量,热耗散和其他物理效应的更好的管理。

英特尔,马维尔和AMD工作都有使用这种方法,硅和其他行业正准备效仿,特别是边缘应用定制和上市时间是至关重要的。期望是,如果公司可以开发定制的解决方案最快越来越狭窄的细分市场,他们将在这些领域的领导角色。更模块化的方法,可以利用专门的加速器和算法被视为实现这一目标的关键需求。

这使得chiplets大词汇在设计的世界里,和铸造厂OSATs增加不同的模块化体系结构使用证明第三方的知识产权。

“很多chiplet-level工作正在由大型系统公司完成,“说Vivek Chikermane杰出的工程师节奏。“如果你是一家中型公司,但是,你只会让一个芯片。使工作,更需要标准化。这就是为什么台积电是看这个生态系统。有一些标准化的包装。这让包装上的积分器的责任。”

他们会工作吗?
不过,确保chiplets将按预期工作在他们的预期寿命,与越来越多的异构、多供应商架构并不是微不足道的。

“如果你看看台积电在做什么,他们得到可信IP和他们有一个评分系统从可靠性的角度来看,在接下来的进化可能在chiplet形式,”马修•霍根说,产品总监导师,西门子业务。“你可能会看到chiplets将成为一种商品,在芯片内部的“翅膀”包使用标准接口。”

这些所谓的翅膀就像附件工作预先设计模块,使用标准的互联将主模块。虽然他们不会提供大的改善性能和功率地面行动,multi-chip设计,这种方法确实可以定制特定算法的加速和上市时间显著的改善。

什么出错
新思想注入先进的包装的数量变成了洪水在过去一年左右的时间。移动从一个单一的平面模打包开辟了各种各样的可能性。

“我们开始听到更多关于车载光学,”丽塔霍纳说,高级产品营销经理的工作人员Synopsys对此。“我们的想法是一起包电气和光学超越100吉比特每秒的速度,因为你不能包丢失。在单个芯片上,您也必须处理热问题甚至更多的复杂性。气温上升意味着一个设备将年龄快得多。200 Gbps,你需要车载光学。但是你认为如何?”

答案并不完全清楚。更多的工作需要做设计,验证和建模方面,和测试一个产品的生命周期中需要不断发生。此外,所有的这一切需要重新审视和定期更新算法改变,因为设备在一个包可能在不同年龄和降低利率。

将芯片放置在multi-chip包可以帮助物理效果,但前提是架构考虑所有的各种组件的包。它还可以帮助处理数据密度上升,尤其是在AI /毫升芯片,目前没有足够的处理能力,以适应单个reticle-sized死去。事实上,当今正在开发的一些芯片被“缝合”在一起。

先进的包装不消除生理效应,但它确实提供了一些额外的选项在z轴分离不同的组件,如两个处理元素,以减少热量。chiplet制造商面临的问题是他们不一定知道chiplet旁边,这可以影响应该如何为各种类型的噪声等影响,以及热量。所有这些需要被更好的理解,标准化。

IDM将周围的邻近效应的工作知识不同chiplets发达。但对另一些人来说,这些可能是黑盒和数字电子表格。

提高可靠性
“chiplets,你真的看一个小系统,”伊芙琳兰德曼说,首席技术官proteanTecs。“当你做晶圆测试,你可以看到每个芯片执行。当你做最后的测试,我们也可以看到的包装。但是,你需要看一切,因为一切皆有可能。所以你需要不仅看接口,但还在芯片。”

这变成了特别重要的意义,因为与第三方chiplets特征可能不同。

“今天,每当你使用chiplets,您需要将相同的通信双方的IP,”农夫说。“否则它不会工作。我们大多是关于体育的不可知论者。我们需要的是,我们的代理在接口。今天有很多的选择。每个人都在做类似的事情,但没有一个是完全相同的。他们使用不同的基础平台有不同的速度,不同的宽度,不同的芯片和不同的过程。只要体育是一样的,没关系。”

chiplets的想法并不新鲜。Multi-chip模块自1980年代以来一直在使用。但连接在一起专门dielets chiplets /瓷砖使用标准互连是不同的,与市场需求和技术都是收敛的。

”这个话题已经谈论了很长一段时间,现在变成现实,”道格Lefever说,总裁兼首席执行官效果显著美国。“这使得更高程度的重视后台操作。后端需要看起来更像前端的过程,和的分析,确保设备相匹配。这是因为包装和chiplets正在分化的一部分。这些都是会发生快速。而不是一个新的处理器,这是多年的循环,你会看到一个新的包出来几个月,被chiplets启用了架构的放在一起。它需要更复杂的制造系统——这就是为什么我们和PDF签署了一项协议的解决方案,以及处理的速度。”

在过去,经常理解错了是一个事后的结果在一个设备现场故障年后被释放进入市场。chiplets面临的挑战是在周期的早期发现问题,即使在设备离开工厂之前,最好打包在一起。

“这正是所启用的端到端分析结合测试数据,”约翰·Kibarian说的首席执行官PDF的解决方案。“薯片回来的时候,你需要了解什么功能,以及为什么,什么是不运作。那么你需要看看所有的其他芯片上处理的工具集,这就是为什么你需要在装配流程跟踪。其他芯片是什么在那天wirebond ?”

这也需要存储大量数据的长时间,那可以乘以数量的chiplets单独生产,有时会使用完全不同的过程几何图形。

但它不仅仅是使用不同chiplets放到包中。甚至平面芯片正在开发dielets或瓷砖。大脑,把一切都变成一个受到关注刨床wafer-sized dize,使用并排dielets连接每秒100 petabit互连,使渠道之间的极其有效的路由。如果失败了,那些dielets关掉。

测试
从市场下一个用例不同,从一个设备到另一个。然而,有一些共同需要解决的问题。可测试性是一个挑战,尤其是一旦这些mini-systems打包在一起,因为只有这么多测试引线,可以扩展一个包。结果,测试阶段,发生了从个人死完全组装方案。

HBM,最有名的一个包技术,提供了一些洞察chiplet制造商面临的各种问题。

“我们做的很多事情是早期特征通过我们的工程系统业务或性格的工厂,或者只是走出工厂,”Mike Slessor表示说,总裁兼首席执行官形状因子。“决定是否死应该继续前进,成为HBM栈的一部分,例如,或衬底被打包成一个标准的逻辑。”

与DRAM,将找出的挑战是足够好的在一些应用程序中,一个并不完全解决的问题,因为两个略微好死可能创建一个坏包。

“你测试以确保这些组件功能好死,或足以在决赛中被修复包,“Slessor说。”,因为他们被捏造相当先进的节点上——至少1 x或y纳米DRAM节点,收益率并不大。所以这是一个简单的功能描述确保进栈的死是尽可能接近的好。我不愿意用“已知的好死”这个词,因为它传达的概念完美的东西,和半导体行业中没有什么是完美的。有一个平衡的成本与风险,人们不断地玩,和DRAM有一定程度的可修性和冗余。所以你看到所有这些不同的旋钮被行使。但HBM肯定不仅影响我们DRAM的卷探针卡业务,同时也规范要求他们继续收紧。”

迄今为止,大多数3 d堆叠的记忆之上的逻辑,或者HBM,内存内存。“,你可以测试逻辑与记忆之间的互连,“节奏的Chikermane说。“但是我们预期逻辑逻辑,改变了一切。在2.5 d和扇出,你可以做调查。使用3 d堆栈,这是不可能的。你需要设计和构建的测试总线访问。

图1:测试访问体系结构测试,组装和包装。来源:Synopsys对此

设计为可测试性和可追溯性
这正是事情变得更复杂的从可靠性的角度来看。与3 d设计测试(DFT)还包括可测试性设计。必须有一种包装后测试,以及测试设备的一生。一个巨大的挑战与chiplets理解所有这些和创建标准,尤其是使用的第三方chiplets越多。

“与各种供应商开发chiplets,这变成了一个真正的大众化市场,”霍根说,导师的。“但现在你必须决定谁定义了电气接口、保健的标准是什么,多少ESD保护是必需的,在组装,你如何运输到OSATs和组装房屋。还有很多关于谁拥有哪一部分的问题。与HBM我们发现,他们需要一个确切的线图。与chiplets类似的事情发生。”

也需要chiplets更好的表征。

“很多这些就像黑盒,”西蒙·兰斯说,负责营销的副总裁ClioSoft。“这个行业有合作的标准方法定义所有必要的元数据格式的特点,如何以及在何处捕获和储存。我认为这是类似的问题,我们看到的硬件/软件接口IP管理催生了财团和最终成为IP-XACT IEEE1685精神。ClioSoft需要类似的定义特征和第三方芯片为了提供跟踪解决产业。”

而个人chiplets今天可以被跟踪,行业需要达成一致的标准方法标记所有这些信息,兰斯说。

将需要很长一段时间来了解设备平面图在三维空间中,并提高整个装置的可靠性。

“你真的需要了解什么是正确的这部分的技术或一个包的那部分,”霍根说。“问题是你不知道其他chiplets chiplet将是下一个。你需要了解电气和物理要求做这项工作。”

安全
另一个元素,进入先进的包装图片是安全性。在安全性至关重要的或任务关键型应用程序,安全可靠性=。Chiplets本质上并不比其他任何知识产权,更不安全,但他们是如何连接,通过一个设备数据如何流动,Chiplets在哪里采购都需要考虑。

“与任何类型的安全数据通信中,总有担心这两个数据的保密性和真实性,”斯科特说最好,防伪产品的技术总监Rambus。“这是真的,如果双方沟通世界各地,或如果他们沟通跨异构SoC 2.5 d插入器。所以攻击表面的数量——非侵入性,semi-invasive, fully-invasive——不是由chiplets‘解决’,但这不是更糟了,。一般来说,SoC与chiplets形成比单一的SoC容易攻击的,但比传统安全到PCB接口运行。安全问题是非常好的球场上这些数据用来交流和难以达到芯片上公共汽车正在通过“顶层”到接口沟通,所以这些新接口提出新目标,分析或中间人MITM攻击。”

因为chiplets越来越将由第三方开发的,他们也为硬件木马开门。“敌人几乎是不可能“注入”恶意电路到生产图形数据库系统(GDS)面具GDS-owner(即没有内幕攻击。芯片制造商),“最好的说。“但在chiplet环境中,它更难以确认无恶意的行为的chiplet异构的解决方案的一部分。例如,这100 g以太网PHY chiplet嵌入式硬件木马,SoC永远不会知道吗?也许,通过设计,没有内幕攻击必要的。”

结论
随着行业开始解决第三方chiplets,它也将需要解决一个完整的系统的可靠性。更多的测试,这需要更多的建模和模拟,它需要历史数据。

大多数专家认为,芯片行业别无选择,只能在这个方向。但将齿轮从50年的收缩到一个死的一切,包括完整的多氯联苯,叠加单独的死在一个先进的包和确保他们将工作可靠的预计寿命打包系统不是一个简单的下一个步骤。它需要创新,大量的文档,和更多的芯片是如何表征的标准,测试,检查,测量和处理整个过程。到目前为止,我们仅仅是表面的。

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