单片3D DRAM会出现吗?

随着DRAM扩展速度放缓，该行业将需要寻找其他方法来继续推动更多、更便宜的内存。

逃避平面缩放限制的最常见方法是在建筑中添加第三个维度。有两种方法可以做到这一点。一个是打包的，这已经发生了。第二种是将模具销售到Z轴，这已经是一个讨论了一段时间的话题。

美光技术开发高级副总裁Naga Chandrasekaran表示:“3D DRAM是一个概念，业界正在进行大量工作，开发设备，开发先进的ALD，选择性沉积，选择性蚀刻，用于访问设备的2D材料，这些都在进行中。”“但还不足以说，‘是的，我看到了，我现在可以实现我的信念，并把它变成现实。’”

有一些构建动态存储单元的新方法比当前架构所允许的更适合单片堆叠。但今天的大部分努力都是将多个DRAM芯片堆叠起来，作为一个步骤，让目前经历了多年学习的存储单元继续保持其主导地位。问题是，什么时候(如果有的话)，替代方案才会有足够的吸引力来吸引投资者?

当前的动态随机存取记忆体位电池依靠一个又高又窄的电容器来储存电荷。如果水平尺寸变小，那么电容器的半径就会缩小，如果要保持电容不变，它就必须变得更高。

较高的电容器使其更难制造正确的电容器和良好的良率。虽然通过持续的发展努力，这可能会奏效，但它确实提出了一个问题，即是否需要进行任何根本性的改变。每比特单元的电容数代以来一直在下降，但这只是推迟了最终的计算——如果这样的计算就在前面的话。

通往3D的两条道路
堆叠DRAM单元最直接的方法是保持当前的DRAM技术，并将多个芯片堆叠在彼此之上。这是高级包装方法用于高带宽内存(HBM)。常见的HBM堆栈有4层高和8层高，预计很快会有16层高。

与基本DRAM相比，这是一种更昂贵的方法，因为需要在封装中堆叠芯片。但对于需要大量内存的应用程序，比如人工智能，这是值得的。

“HBM，到目前为止，仅限于一些非常高端的图形，高端计算，所以它是一个利基市场，”Howard David说，高级技术营销经理存储器接口Synopsys对此．这限制了可供研究的数量和知识在矽通过(tsv)用于HBM。“硅通孔在学习曲线上还没有走得很远。人工智能将推动它突破门槛，投入更多资金来提高收益率。”

HBM的表现也在改善。大卫说:“当HBM开始时，我们的想法是要有一辆非常宽的公交车，但它会很慢。”“但现在，有了HBM3和DDR5的速度，它们已经相当高了。”

不过，它也有局限性。Objective Analysis的内存分析师吉姆•汉迪(Jim Handy)在最近的Hot Interconnects会议上表示:“HBM堆栈的大小及其与处理器芯片的距离限制了可以附加到处理器上的堆栈数量。”

Handy提出了一种新的开放内存接口(OMI)，旨在以更快的速度提供近内存访问，同时支持异构内存架构。因此，系统架构在未来可能会发生变化，将目前的HBM空间开放给其他内存。

还有一种更便宜的完全堆叠的临时方法。David说:“3D堆叠的DDR被称为双模封装(DDP)的东西延迟了。

DDP是一个堆栈，但是只有两个骰子。底部朝下，顶部朝上，用键线将上面的芯片连接到电路板上。性能不高，但满足了一些应用程序的需求和成本要求，因此它的开发实际上放慢了全堆叠的进度。

用于堆叠模具的标准凸起和支柱在模具之间留下30 μ m的间隙。该公司产品营销经理Woo Young Han表示:“通过混合键合，每对模具之间的间隙接近于零，在整体封装厚度上节省了几百微米，这对智能手机和可穿戴设备等设备来说至关重要。上的创新．

混合成键然而，仍在完善中，它对模边缺陷很敏感，可能出现在隔离过程中。这导致在晶圆锯切过程后需要进行新的检查。“DRAM制造商要求在后端封装区域进行亚微米缺陷检测，这是前所未有的。”

在单个芯片上堆叠内存
单片堆叠需要完全不同的方法。“单片堆叠的模具是一个自然的延伸，只需要少量的额外步骤，”Andy Heinig说，先进系统集成的小组组长和高效电子部门主管弗劳恩霍夫IIS的自适应系统工程部。“但这少量的额外步骤会导致很多困难。”

“对于堆叠对象，关键是建立一个良好的电容器，同时最大限度地减少对相邻比特单元的干扰，”Rob Aitken说，他是研究团队的成员和技术总监手臂．“最大的电气挑战可能是使堆叠位线最小化，或者设计出不需要堆叠位线的堆叠解决方案。”

另一个实际障碍是堆叠层将出现在行后端(BEOL)。佐治亚理工学院计算机和电气工程教授Arijit Raychowdhury指出:“生产线的后端需要在低温下处理，这使得它具有挑战性。”

但最大的挑战是，由于目前的电容器太深，堆叠多层是不现实的。这意味着需要一个新的比特单元来堆叠，而无电容比特单元一直很难建造。

今年出现了几种新的位元，它们的工作方式各不相同。但它们通常可以分为三种基本方法——细胞翻转、漂浮体和获得细胞。

借鉴NAND技术
人们正在努力改进标准的一晶体管一电容(1T1C)电池，以反映所发生的情况3 d与非也就是把它翻过来。现在，从面积的角度来看，位单元非常小，但电容器使用了大量的垂直空间。采用这种新方法，电容器将水平放置，这大大增加了电池的占地面积。

Monolithic3D公司发言人Jin-Woo Han表示:“为了弥补水平电容器的面积消耗，人们必须堆叠大量的层。”“研究人员还在研究更高的介电常数，以减少存储电容器的长度。”

值得注意的是，提议的堆栈将以与3D NAND相同的方式使用共享模式，因此每一层都不需要自己的模式步骤。

图1:与当前DRAM单元垂直的一种方法。左边是单元格的标准布局，右边显示它翻转到另一边。电容器现在是水平的，所以需要足够的层来抵消横向占地面积的增加。来源:Monolithic3D

这主要归功于主要DRAM制造商的工作，但其中两家制造商拒绝接受采访。美光科技笼统地谈到了市场，但没有具体谈到其发展路线图。所以虽然这很有趣，但它似乎不仅仅是一个谣言。

与此同时，Monolithic3D正在研究一种不同版本的多栈内存。它不是将DRAM位单元翻转到其一侧，而是修改3D NAND结构。在NAND电池中，电荷被困在氮化物层中，隧道氧化物阻止了它们的出口，以长期保存数据。这个想法是DRAM不需要像闪存那样担心数据保留，因为这就是刷新的目的。

这种方法去掉了隧道氧化物，牺牲了非挥发性。Monolithic 3D的Han表示:“只要我们能够在一个标称设备上保留几秒钟的数据，以及几十毫秒的尾部位，我们就仍然可以满足JEDEC的刷新标准。”“我们将使用嵌入在栅极堆栈内部的固有电荷捕获层，而不是使用存储电容器。我们没有使用隧道氧化物，所以通道直接连接到存储节点。”

图2:左图显示了一个典型的带有隧道氧化物的电荷阱闪电单元(下面的蓝色层)。右边显示了Monolithic3D单元格，除了删除了隧道氧化物之外，它在概念上是相同的。来源:Monolithic3D

在NAND版本中，电流从一个电阻柱上一直流到底部。在这里，电流从一根金属柱开始。然后，在选定的单元中，它穿过另一个金属柱并继续向下，由于低电阻路径，电流没有减少。

图3:左侧显示了一个典型的3D NAND堆栈。右边显示了Monolithic3D的方法。来源:Monolithic3D

这种水平路径使用多晶硅，而多晶硅本身不能用来产生会被困住的热载流子。由于晶界处的散射，能量永远不会足够高。所以Monolithic3D使用肖特基结，也称为热载流子结。

图4:左边显示的是使用欧姆结的Monolithic3D通道。多晶硅晶界处的散射阻止了热载流子的产生。在右侧，使用肖特基结，导致热载流子的注入。来源:Monolithic3D

这种电池依赖于结构的固有电容进行存储，所以它是一个1T0C电池。它还使用共享模式以较低的成本构建许多层。它得益于与3D NAND的相似之处。“我们可以利用现有的3D NAND制造设备，”韩说。

浮体
漂浮体记忆已经研究了很长一段时间，但没有真正的成功。其原理是在硅或其他导体的隔离区域内储存电荷——通常是晶体管通道。这类似于闪存技术中的浮栅概念，但在这种情况下，电荷不是通过电介质注入的。相反，它是在通道内使用冲击电离产生的。

图5:典型的无浮体电容DRAM电池。浮体与字线耦合较强。来源:Unisantis

迄今为止的一个挑战是，词线和浮体之间存在很强的电容耦合，因此断言词线也“断言”浮体。

Unisantis在今年的国际记忆研讨会[1]上展示了这种细胞的新版本，他们在做两件不同的事情。首先，从空间的角度来看，他们正在做一个垂直晶体管。通道是一根短柱，大门环绕在它周围，形成大门式的结构。因此，消耗的平面面积非常小-这是一个4F²的结构。把它放到交叉点数组中很简单。

Unisantis的执行技术经理Koji Sakui说:“如果我们有双栅极，支柱使用非常小的硅面积，这样我们就可以低成本地增加密度。”

从比特密度的角度来看，这使得它很有吸引力，但这本身并不能解决字行/浮体耦合的问题。为了解决这个问题，Unisantis将门全能部分分为两个部分。字线包围了通道的顶部一小部分。通道的其余部分由单独的“PL”行包围。这条线保持恒定的电压，在电池中读取1或0的阈值。它耦合到单元格，但在操作期间不会改变，因此它对单元格没有动态影响。

图6:Unisantis单元。从左到右分别是垂直晶体管的3D视图、横截面图、俯视图和等效原理图。来源:Unisantis

“线”这个词仍然是成对的，但它所影响的电荷只在漂浮体的末端。PL区域内的电荷不受影响，因此耦合效应大大降低。

阅读是无害的。因此，不需要在读取后恢复内容。块级仍然需要刷新。

图7:Unisantis细胞(显示为平躺而不是垂直)和更容易阅读的细胞的IV曲线。来源:Unisantis

虽然这种单元可能适用于批量独立DRAM芯片，但目前还不是主要目标。相反，Unisantis正在研究嵌入式SoC上的L4/L5缓存。L1和L2(可能还有L3)仍然需要SRAM的速度，但对于较远的缓存，使用嵌入式DRAM可以大大提高密度。

这种电池不使用新材料，这有助于采用。此外，该结构无需充电泵。Sakui指出:“DRAM通常使用电荷泵来增强字线和基板中的负电压。”“我们不关心这个。”

最后一个惊喜是，这个单元在技术上是非易失性的，因此Unisantis将其称为动态闪存，或DFM，以突出该技术的DRAM和闪存方面。

获得细胞
最后的单元样式也摆脱了显式电容，取而代之的是栅极电容作为存储位置。然而，标准硅晶体管的问题是泄漏太多。这使得它们无法用于记忆。

图8:乔治亚理工学院和Imec使用的增益单元。晶体管是薄膜氧化物晶体管。右下角未标记的节点被乔治亚理工学院认为是读字行

相反，两个不同组织的工作都集中在可以用作导体的氧化物上。“氧化物电子产品已经发展了很多，”Raychowdhury说。“例如，有像二氧化钒这样的氧化物，你施加电压或电流，它就会升温，然后就会有电场穿过它，它就会发生相变。”

佐治亚理工学院的工作人员正在将电池中的两个标准晶体管替换为掺杂钨的氧化铟制成的薄膜晶体管，有时也被称为IWO。这是一个典型的用于显示器的晶体管，所以它不代表晶圆厂的新材料或设备。

Raychowdhury解释说:“在关闭状态下，它有一个非常大、宽的带隙，而且没有任何电导。”“然而，你施加电压，整个带结构就会上升和下降，你就可以让电子流动。”

这种稳定性对2T0C细胞很有吸引力。有两条位行和两条字行，分别用于读写，因此有一定的面积含义。作为一个双晶体管电池，它不是垂直的。但这是一个可堆叠的层，所以，面积不足可以通过分层来克服。

数据在节点上持续多长时间是一个关键考虑因素。Raychowdhury说:“如果你把它用作视频缓冲区，每毫秒都有数据传入，你可能不需要刷新。”“但如果你用它来缓存，你需要数据驻留几十秒，那么你就必须刷新。”

由于存储单元是通过读晶体管通道读取的，而不是通过存储电荷的实际栅极读取的，因此读取过程本身是非破坏性的。因此，读取后的刷新是不必要的。

Imec也在研究类似的电池，但它使用的不是IWO，而是氧化铟镓锌(IGZO)，也用于显示器。Imec的高级科学家Attilio Belmonte说:“IGZO除了带隙大之外，在价带附近也有一些局域态，因此通过施加负栅电压，有可能诱导非常非常低的关断电流。”

Imec声称已经实现了高达400秒的数据持久性。同样，它需要刷新，但次数较少。

数据保持率高是由于泄漏率低。而IWO泄露了10个^-15年A/µm, IGZO在10时泄漏^-19年A/µm，少了4个数量级。这种低泄漏是通过栅极上的负电压实现的，但Imec希望最终消除电荷泵。“我们的最终目标是不使用负电压，”贝尔蒙特说。

更低的泄漏允许更小的电容。IWO使用1 fF量级的电容，而IGZO可以使用38 af的电容。

需要在泄漏和读取速度之间进行权衡。低泄漏意味着可以忽略不计的断开电流，而快速读取速度意味着中等甚至高的接通电流。

“它不是一个逻辑晶体管，你关心的是性能。在这里，关注的焦点偏离了当前，”Imec项目总监Gouri Sankar Kar说。“IGZO解决了非电流的目的，因为它有很高的带隙，它满足了通电流的要求，因为它具有中等的移动性。”

Imec也在研究如何使用共享光刻技术来降低成本。从概念上讲，Imec和佐治亚理工学院的方法之间最大的区别是薄膜材料，所以这两种方法都可能适用于共享光刻。不过，Imec并没有详细说明这是如何运作的。

佐治亚理工学院和Imec也不认为它会取代大容量DRAM，而是作为嵌入式SoC上的L4/L5缓存。Raychowdhury指出:“如果你看看商品DRAM，比特单元的尺寸将比这小得多。”Imec也在研究这是否可以作为一种治疗方法模拟内存用于内存计算。

新细胞能赢吗?
考虑到新位元的技术可行性，下一个问题是，它能否取代目前使用的可靠的位元?首先，有些技术甚至没有声称可以取代DRAM。他们的目标是取代SRAM的嵌入式应用程序。鉴于在这方面的成功，他们可能会继续做更大更好的事情，但这涉及很多猜测。

随着新的内存为整个系统内存架构创造新的选项，DRAM在系统中的角色可能会发生变化。Weebit首席技术官Ishai Naveh指出:“我们从业内消息人士那里得知，Optane(一种交叉点非易失性存储器)的使用选项之一是作为DRAM领域的一部分，因此基本上DRAM的数量要少得多。”“在它的背后，你有更多的非易失性内存，读的速度或多或少与DRAM一样快，但写的速度更慢。”

钱德拉塞卡兰认为，这些架构上的变化给了标准DRAM更多的时间来继续扩展。他说:“也许会有其他的系统解决方案出现，这样DRAM的扩展节奏可以有更多的时间来维持更长的时间。”

其他人则不那么相信。“根据我的经验，没有一种新方法能真正取代DRAM，”英特尔高级副总裁加里·布朗纳(Gary Bronner)说Rambus实验室．“当人们问我，‘DRAM的未来是什么’，我告诉他们，‘DRAM的未来就是DRAM。他说，我们知道它的可靠性会变得更差，而且刷新时间也会受到挑战。就像现在计算机系统的许多其他部分一样，你将在系统级别上解决这个问题。”

除此之外，还有两个主要挑战——经济和惯性。

从经济的角度来看，堆叠将需要允许如此巨大的密度冲击，即使它正在向市场发布，它已经提供了一种比标准DRAM更便宜的替代品。钱德拉塞卡兰表示，要做到这一点，可能需要200到300层，因此只能使用共享光刻技术来替换DRAM。

惯性势垒不是那么容易量化的。就像任何被预言消亡的主流技术一样，传统方法的实践者往往有很多聪明的花招来从当前的细胞中维持更多的生命。就像CMOS的末日已经被预测了几十年一样，DRAM的末日也已经近在眼前——而且它还在不断地被推得更远。

“DRAM产业生产了大量的DRAM，”大卫说。“这是一个价值1000亿美元的产业。因此，这意味着大量的筹码。所以他们一直在学习。”

完全有可能存在足够多的这种方法来保持当前细胞长时间存活。Chandrasekaran表示:“虽然DRAM的扩展速度已经放缓，但我们看到了一条可以在未来几年继续推动扩展的道路。”

这就带来了改变门柱的挑战——与3D NAND不同，在3D NAND中，当需要改变时，它就会立即显现出来。

钱德拉塞卡兰说:“当业界推出3D NAND时，我们可以看到它的跨界发展。”平面DRAM一直在移动，交叉点也一直在移动。”

结论
很难知道一种新方法必须提供多少好处才能比旧方法获得吸引力。尽管创新令人兴奋，但公司通常只愿意在真正需要的时候创新，而且只在确实需要的时候创新。创造全新的东西需要金钱和承诺。

据估计，任何一个新的比特单元都需要至少10年的时间才能站稳脚跟。其中一些项目已经进行了3年或4年，但这意味着我们还需要很多年才能知道这个故事的结局。

“虽然有很多想法，但对整体3D的研究仍处于早期阶段，”艾特肯说。“目前，HBM类型的堆叠方法与‘经典’DRAM是最好的。在未来的某个时候，这种情况可能会改变。”

参考
[1] Sakui等人。”动态闪存与双栅极环绕栅极晶体管(SGT，”2021年国际记忆研讨会

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