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单片3D DRAM会发生吗?

新的更快的内存设计正在开发中,但它们的未来是不确定的。

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由于DRAM缩放放缓,该行业需要寻找其他方法来继续推动更多和更便宜的内存。

逃避平面缩放限制的最常见的方法是给建筑增加三维空间。有两种方法可以做到这一点。一个是在包中,这已经在发生了。第二种是将模具销售到Z轴,这已经是一个讨论了一段时间的话题。

“3 d DRAM是说作为一个概念,很多工作是发生在这个行业,开发设备,开发先进的退化,选择性沉积,选择性腐蚀,2 d为访问设备材料——他们都发生了,”纳迦Chandrasekaran说,在微米技术开发的高级副总裁。“但这不足以说,‘是的,我看到了,我现在可以让我的信仰变成现实。’”

有一些新的方法可以构建动态存储单元,这些方法比目前的架构更适合单片堆叠。但目前的大多数努力都是将多个DRAM芯片堆叠起来,以使目前经历了多年学习的存储单元继续保持其主导地位。问题是,替代方案何时(如果有的话)具有足够的吸引力,能引起关注?

当前的动态随机存取记忆体位电池依靠一个又高又窄的电容器来储存电荷。如果水平尺寸变小,那么电容的半径就会变小,如果电容要保持不变,就必须增大电容的半径。

更高的电容器使它更难正确地生产电容器和良好的产量。虽然通过持续的开发努力,这可能会奏效,但它确实提出了一个问题,即是否需要任何根本性的改变。几代人以来,每位单元的电容一直在下降,但这只是推迟了最终的清算——如果这样的清算就在眼前的话。

通向3D的两条路
堆叠DRAM单元最直接的方法是保持当前的DRAM技术,并将多个芯片堆叠在一起。这是用于高级封装的方法高带宽内存(HBM)。普通的HBM堆叠是4-和8高的,很快就预计16高。

与基本DRAM相比,这是一种更昂贵的方法,因为需要在包中堆叠芯片。但对于需要大量内存的应用程序来说,比如人工智能,这是值得的。

“到目前为止,HBM一直局限于一些非常高端的图形和高端计算,所以它是一个利基市场,”Howard David说,他是存储接口的高级技术营销经理Synopsys对此.这就限制了可用于在矽通过(tsv)为HBM所需。“在学习曲线上,通过硅通道还没有真正走得很远。人工智能将推动其突破门槛,投入更多资金来提高产量。”

HBM的性能也在改善。“HBM刚开始的时候,想法是要有一辆非常宽的巴士,但它会很慢,”大卫说。“但现在,凭借HBM3和DDR5的速度,它们已经相当不错了。”

不过,这也有局限性。Objective Analysis的内存分析师Jim Handy在最近的Hot interconnections会议上表示:“HBM堆栈的大小以及它与处理器芯片所需的距离限制了可以连接到处理器的堆栈的数量。”

Handy提出了一个新的开放内存接口(OMI),旨在以更快的速度提供接近内存的访问,同时支持异构内存架构。因此,系统架构在未来可能会发生变化,将当前的HBM空间开放给其他内存。

还有一种更便宜的临时方法可以完全堆叠。“用于3D堆叠的DDR被一种叫做双模包(DDP)的东西延迟了,”David说。

DDP是一个堆栈,但只有两个骰子。底部的面朝下,顶部的面朝上,用键合线将上面的芯片连接到电路板上。性能不高,但满足了一些应用的需求和成本要求,所以在全叠加的情况下,其开发实际上进展缓慢。

用于堆垛模具的标准凸台和立柱在模具之间留出30µm的间隙。该公司产品营销经理Woo Young Han表示:“通过混合粘接,每对模具之间的间隙接近于零,从而节省了几百微米的整体封装厚度——这对智能手机和可穿戴设备来说至关重要。上的创新

混合成键然而,它仍在完善中,并且对在模拟过程中可能出现的模切边缘缺陷很敏感。这导致在晶圆锯切过程后需要进行新的检查。韩教授表示:“DRAM生产企业要求在后端封装领域进行亚微米级的缺陷检测,这是史无前例的事情。”

在单个芯片上堆叠内存
单片堆叠需要完全不同的方法。“单片堆叠模具是一个自然的扩展,只有少量的额外步骤,”安迪海宁说,先进系统集成小组组长和高效电子部门主管弗劳恩霍夫IIS的自适应系统工程部。“但这一小部分额外措施导致了很多困难。”

“对于堆叠的物体,关键是建造一个良好的电容器,同时尽量减少与相邻比特单元的干扰,”Rob Aitken说,他是该研究团队的技术总监手臂.“最大的电气挑战可能是,要么保留堆叠位线,要么设计不需要堆叠位线的堆叠解决方案。”

另一个实际障碍是堆叠层将出现在线的后端(BEOL)。佐治亚理工学院计算机与电气工程教授Arijit Raychowdhury指出:“线路的后端需要在低温下进行处理,这使得它具有挑战性。”

但最大的挑战是,由于目前的电容器太深,不现实的堆叠多层。这意味着堆叠需要一个新的比特单元,而无电容的比特单元很难构建。

今年出现了几个新的位细胞,它们的工作方式各不相同。但它们一般可分为三种基本途径——细胞翻转、漂浮体和获得细胞。

借鉴NAND的经验
人们正在努力修改标准的单晶体管单电容器(1T1C)电池,以反映出发生了什么3 d与非也就是把它翻过来。现在,从面积的角度来看,比特单元非常小,但电容器使用了大量的垂直空间。采用这种新方法,电容器将水平放置,这大大增加了电池的面积。

Monolithic3D公司发言人Jin-Woo Han表示:“为了补偿水平电容的面积消耗,必须堆叠大量层。”“研究人员还在研究更高的介电常数,以减少存储电容的长度。”

值得注意的是,提议的堆栈将以与3D NAND相同的方式使用共享模式,因此每一层不需要自己的模式步骤。


图1:垂直移动当前DRAM单元的一种方法。左边是单元格的标准布局,而右边显示的是单元格的翻转。电容器现在是水平的,所以需要足够的层来抵消增加的横向足迹。来源:Monolithic3D

这是由于主要DRAM生产企业正在进行的工作,但其中两家企业拒绝接受采访。美光公司大致谈到了市场,但没有具体谈到其路线图。所以,虽然这很有趣,但似乎不仅仅是谣言。

与此同时,Monolithic3D正在研究一种不同版本的多堆栈存储器。它并没有翻转DRAM位单元,而是真正地修改了3D NAND结构。在NAND电池中,电荷被困在氮化物层中,隧道氧化物堵住它们的出口,使数据长期保存。这个想法是,DRAM不需要像flash那样担心数据保留,因为那是刷新的目的。

这种方法取出隧道氧化物,牺牲非挥发性。“只要我们能够在标称装置中保留几秒钟的数据,并且尾部位为几十毫秒,我们仍然可以满足刷新的JEDEC标准,”单片3D的汉语。“而不是使用存储电容,我们将使用嵌入栅极堆栈内部的固有电荷捕获层。我们不利用隧道氧化物,因此通道直接​​连接到存储节点。“


图2:左图为典型的带有隧道氧化物的电荷陷阱闪蒸电池(较低的蓝色层)。右边显示的是Monolithic3D电池,除了隧道氧化物被移除外,概念上是一样的。来源:Monolithic3D

在NAND版本中,电流从上到下一直沿着一个电阻支柱运行。这里,电流从一个金属支柱开始。然后,在选定的电池,它跨越到另一个金属柱并继续向下,没有电流减少由于低电阻路径。


图3:左边显示了一个典型的3D NAND堆栈。右图显示了Monolithic3D的方法。来源:Monolithic3D

这条水平路径使用的是多晶硅,而多晶硅本身不能用来产生会被困住的热载流子。由于晶界的散射,能量永远不会足够高。所以Monolithic3D使用肖特基结,也被称为热载流子结。


图4:左边显示的是使用欧姆结的Monolithic3D通道。在多晶硅晶界的散射阻止了热载流子的产生。在右边,肖特基结被使用,导致热载流子的注入。来源:Monolithic3D

这个电池依靠结构的固有电容进行存储,所以它是一个1T0C电池。它还使用共享模式以低成本构建许多层。它得益于与3D NAND的相似之处。“我们可以利用正在制造3D NAND的现有设备,”韩说。

浮体
漂浮体记忆已经研究了很长一段时间,但没有真正成功。这个想法是这样的:有一个硅或其他导体的孤立区域,电荷可以储存在那里——通常是一个晶体管通道。这与flash技术中的浮动栅的概念类似,但在这种情况下,电荷不是通过介质注入的。相反,它是在通道内通过撞击电离产生的。


图5:典型的浮动体无电容DRAM单元。浮体与字行之间的耦合性强。来源:Unisantis

迄今为止的一个挑战是,在字行和浮体之间有很强的电容耦合,因此断言字行也“断言”浮体。

Unisantis在今年的国际记忆研讨会[1]上展示了这个细胞的一个新版本,他们在做两件不同的事情。首先,从空间的角度来看,他们正在做一个垂直晶体管。通道是一根短柱,门围绕着它,形成了门的整体结构。因此,消耗的平面面积非常小——这是一个4F²结构。把它放到交叉点数组中很简单。

Unisantis的执行技术经理Koji Sakui表示:“如果我们有双门,柱子使用非常小的硅区域,这样我们就可以以低成本增加密度。”

这使得它与位密度的角度有吸引力,而是本身不会解决字线/浮体耦合问题。要处理该问题,Unisantis将门 - 全部部分分为两个段。字线围绕通道的顶部小部分。通道的其余部分被单独的“PL”线包围。该线保持在恒定电压,该电压设置用于在单元格中读取1S或0S的阈值。它耦合到单元格,但在操作期间不会改变,因此它对细胞没有动态影响。


图6:Unisantis细胞。从左到右是垂直晶体管的3D视图、横截面视图、俯视图和等效原理图。来源:Unisantis

字行仍然成对,但它影响的电荷只在浮动体的末端。PL区域内的电荷不受影响,因此耦合效应大大降低。

阅读是无损。因此,不需要在读取后恢复内容。在块级别仍然需要刷新。


图7:Unisantis细胞(平躺而不是垂直)和易于阅读的细胞静脉曲线图。来源:Unisantis

虽然这种细胞可能适用于批量独立DRAM芯片,但这并不是目前的主要目标。相反,Unisantis关注的是嵌入在SoC上的L4/L5缓存。L1和L2(可能还有L3)仍然需要SRAM的速度,但对于较远的缓存来说,嵌入式DRAM的密度可以大大提高。

这种电池不使用新材料,这有助于采用。此外,该结构不需要充电泵。“DRAM通常使用电荷泵来增加字线和基片中的负电压,”Sakui指出。“我们不关心这个。”

最后一个惊喜是,该单元在技术上是非易失性的,因此Unisantis将其称为动态闪存(DFM),以突出该技术的DRAM和flash两个方面。

获得细胞
最终的电池风格也摆脱了显式电容,以栅极电容作为存储位置。然而,标准硅晶体管的问题在于它们泄漏太多。这使得它们在内存方面不切实际。


图8:佐治亚理工学院和Imec使用的增益单元。晶体管是薄膜氧化物晶体管。佐治亚理工学院将右下角未标记的节点视为已读单词行。来源:Imec

相反,两个不同的组织的工作专注于可用作导线的氧化物。“氧化物电子产品已经增长了很多,”Raychowdhury说。“例如,有氧化物如二氧化钒,在那里,施加电压或电流,并且它会升温,然后将有电场,它会产生相位过渡。”

在佐治亚理工学院工作正在用掺杂钨的氧化铟制成的薄膜晶体管代替电池中的两个标准晶体管,有时称为IWO。这是在显示器中使用的典型晶体管,因此它不代表工厂内的新材料或装置。

“在关闭状态下,它有一个非常大、宽的带隙,你没有任何电导,”Raychowdhury解释说。“然而,你施加电压,整个带结构就会上下波动,你就可以让电子流动。”

这种稳定性使得它对2T0C细胞很有吸引力。有两个位行和两个字行,分别表示读和写,因此有一些区域含义。作为一个双晶体管电池,它不是垂直的。但它是一个可堆叠的层,因此,面积不足可以通过分层来克服。

数据在节点上的持续时间是一个关键考虑因素。Raychowdhury说:“如果你把它用作视频缓冲器,每一毫秒都有数据进来,你可能不需要刷新。”“但如果你把它用作缓存,数据需要驻留数十秒,那么你就必须刷新。”

因为存储单元是通过读取晶体管通道读取的,而不是通过电荷存储的门,所以读取过程本身是非破坏性的。所以在阅读后刷新是没有必要的。

Imec正在研究一种类似的电池,但它使用的不是IWO电池,而是铟镓锌氧化物(IGZO),也用于显示器。“IGZO除了大的带隙之外,在价带附近也有一些局域态,所以通过施加一个负的栅电压,有可能诱导非常、非常低的关断电流,”Imec的高级科学家Attilio Belmonte说。

IMEC声称已经实现了高达400秒的数据持久性。同样,它需要刷新,但不太经常。

由于泄漏较低,高数据保留率为。虽然IWO大约10-15年A/µm, IGZO在10-19年A/µm,小四个数量级。这种低泄漏是通过栅极上的负电压实现的,但Imec希望最终消除电荷泵。“我们的最终目标是不要使用负电压,”贝尔蒙特说。

更低的泄漏允许更小的电容。IWO使用1ff的电容,而IGZO可以使用38-aF的电容。

所需的一个权衡是在泄漏和读取速度之间。低泄漏意味着可忽略不计的关闭电流,但快速读取速度意味着中等 - 甚至高电流。

“它不是一个你关心性能的逻辑晶体管。在这里,重点是不与时俱进的,”Imec项目主管Gouri Sankar Kar说。“IGZO解决了关流问题,因为它有非常高的带隙,而且它有中等的流动性,可以满足有流要求。”

Imec也在研究如何以更低的成本使用共享光刻技术来构建这种结构。从概念上讲,Imec和佐治亚理工学院的方法最大的区别在于薄膜材料,所以这两种方法可能都适用于共享光刻。不过,Imec并没有详细说明这是如何实现的。

佐治亚理工学院和Imec也不认为这将取代散装DRAM,而是作为一个L4/L5缓存嵌入到SoC上。Raychowdhury指出:“如果你看商品DRAM,比特单元的大小将比这个小得多。Imec也在研究是否可以将其用作模拟内存对内存中的计算。

新细胞能获胜吗?
考虑到新比特单元的技术可行性,下一个问题是,它能否取代目前使用的经过验证的比特单元?首先,有些技术甚至没有声称可以取代DRAM。他们的目标是取代SRAM的嵌入式应用程序。在那里取得成功后,他们可能会继续做更大、更好的事情,但这涉及很多猜测。

随着新的存储器为整个系统存储器体系结构创造新的选项,DRAM在系统中的作用可能会发生变化。Weebit的首席技术官Ishai Naveh指出:“我们从业内人士那里得知,Optane(跨点非易失性存储器)的一种使用选择是作为DRAM领域的一部分,因此基本上可以减少DRAM的使用。”“在它背后,你有更多的非易失性内存,读起来或多或少和DRAM一样快,但写起来更慢。”

Chandrasekaran认为这些架构上的变化会给标准DRAM更多的时间来继续扩展。他说:“也许会有其他的系统解决方案出现,这样DRAM的缩放节奏就可以有更多的时间来持续一段时间。”

其他人则不那么信服。"根据我的经验,没有一种新方法能真正取代DRAM, "美国半导体公司高级副总裁Gary Bronner表示Rambus实验室.“当人们问我‘DRAM的未来是什么’时,我告诉他们,‘DRAM的未来就是DRAM。他说,我们知道它的可靠性会变得更差,刷新时间也会受到挑战。就像当今计算机系统的许多其他部分一样,你将在系统级别上解决这个问题。”

除此之外,还有另外两个主要挑战——经济和惯性。

从经济的角度来看,堆叠需要允许密度凹凸,即使它被释放到市场,它已经提供了更便宜的标准DRAM替代品。根据ChandraseKanan,这可能需要200到300层,仅限于使用共享光刻的方法,限制DRAM更换。

惯性势垒不是那么容易量化的。正如任何主流技术的消亡都已被预言,传统方法的实践者往往有许多聪明的技巧来从当前的细胞中维持更多的生命。就像CMOS的末日已经预测了几十年,DRAM的末日已经出现多年了——而且它还在不断被推向更远的地方。

大卫表示:“DRAM产业生产大量的DRAM。“这是一个价值1000亿美元的行业。所以这就转化成了巨大数量的(芯片)。所以他们总是在学习。”

完全有可能存在足够多的这样的方法来使当前的细胞存活很长一段时间。Chandrasekaran表示:“尽管DRAM的扩张速度有所放缓,但我们看到,未来几年我们将继续推动DRAM的扩张。”

这就产生了改变目标的挑战——不像3D NAND所发生的情况,在需要改变的时候,改变是显而易见的。

Chandrasekaran表示:“当行业推出3D NAND技术时,我们可以看到这种交叉。“平面DRAM在不断变化,交叉点也在不断变化。”

结论
很难知道新方法必须提供多少好处才能获得比旧方法更大的吸引力。对于所有关于创新的兴奋,公司通常更喜欢只在他们真正需要的时候进行创新,而且只在确实需要的时候。这需要金钱和创造全新事物的承诺。

据估计,任何新的比特单元至少需要10年的时间才能站稳脚跟。其中一些项目已经是第三或第四年了,但这意味着我们还需要很多年才能知道这个故事的结局。

“虽然有很多想法,单片3D的研究仍处于早期阶段,”艾特肯说。“目前,HBM类型的叠加方法与‘经典’DRAM是最好的。在未来的某个时候,这种情况可能会改变。”

参考
[1] Sakui等人,"动态闪存,双门围绕栅极晶体管(SGT)、2021年国际记忆研讨会

有关的
DRAM和NAND的未来是什么?
Semico的首席执行官为我们介绍了内存行业的前景。
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高带宽存储器可能是一个重要的网关技术,使行业能够对真正的3D设计和组装进行控制过渡。
DRAM、3D NAND面临新挑战
各种各样的记忆和商业前景在地图上到处都是,有时真的是,前面有很多混乱。



1评论

大卫查普曼 说:

很好地完成。

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