很难预测DRAM何时会失去动力，但有两项新技术有望替代DRAM。
内存——尤其是DRAM——已经成为人们关注的焦点，因为它发现自己正处于提高系统性能的关键路径上。
这不是第一次了动态随机存取记忆体一直是人们关注的焦点。问题在于，并非所有事物都以相同的速度发展，从处理器性能到晶体管设计，甚至是制造这些设备的技术，都出现了一系列瓶颈。现在轮到记忆了。
“内存系统再次成为瓶颈的前沿，”该公司IP核产品营销高级总监弗兰克•费罗(Frank Ferro)表示Rambus．”人工智能正在推动对内存容量和带宽的巨大需求。”为了保持DRAM市场的蓬勃发展，可能需要扩大规模、封装，甚至激进的比特单元创新。
为了满足我们对内存的需求，将今天的DRAM扩展到更小的维度以增加容量是一种明显的策略。但DRAM可能会遇到缩放限制。如果是这样，就需要新的方法。也就是说，以前就有人错误地预测过DRAM扩容的终结。“十多年前，ITRS路线图说90nm将是DRAM的标准。现在我们达到了16nm (1z)，”Objective Analysis的总经理吉姆·汉迪(Jim Handy)说，他指的是用来描述DRAM工艺生成的“1z”符号。
有几种不同口味的DRAM适用于不同的应用程序，甚至在人工智能中也是如此。对于ML训练，HBM是记忆的选择。这是一种超过摩尔的方法，它将不同的内存骰子堆叠起来，以创建一个容量更大的单个单元。它相对较新，而且这种能力是有代价的，但ml训练硬件制造商一直愿意付出这个代价。
除了普通的DDR内存，还有GDDR(最初用于图形)和LPDDR(用于低功耗)。后两者正被应用于边缘推理和高级驾驶辅助系统(ADAS)，在容量、延迟、带宽、功率和价格方面寻求平衡。
Rambus研究员、杰出发明家史蒂文·吴(Steven Woo)说:“DRAM有十几个吸引人的特点，包括对称的读写时间、功率和无限的续航时间。”
这些好处加上其他一些最明显的使用DRAM的原因:
这些特征为任何其他想要挑战DRAM的技术或方法设置了很高的门槛。“就其售价而言，这是一项惊人的技术，”该公司IP产品营销部门主管马克•格林伯格(Marc Greenberg)表示节奏．然而，如果DRAM停止缩放会发生什么?随着时间的推移，这些优势会消失吗?
DRAM扩展
所有DRAM变体的核心是基本的DRAM位单元——电容器。“DRAM基本上是一种模拟电路。它们不能像数字电路那样收缩。”格林伯格说。缩放到较小的尺寸意味着缩小电容器的尺寸。这使得每个电容上的电子更少，导致比特单元状态不那么稳定。因此，诀窍在于找到一种方法，将更多的电子放在占用更少空间的电容器上。
使这成为可能的第一个变化是制造垂直电容器而不是水平电容器。这使电容器的主表面垂直方向，它可以在不影响芯片表面面积的情况下生长。但这种增长是有限的。根据TechInsights研究员Dick James的说法，即使是现在，DRAM位单元的纵横比也高达30:1。作为对比，Rambus指出迪拜的哈利法塔(Burj Khalifa)的长宽比为6:1，仅为dram的五分之一。
图1:迪拜的哈利法塔摩天大楼。来源:Donaldytong - commons:文件:哈利法塔。jpg，最初来自作者．
随着这些锥形圆柱体的底座缩小，以便更多的芯片可以封装，高度必须增加以保持相同的电容表面积，从而推动长宽比。Handy说:“非常高k的介质可以(通过增加每个区域的电容)进一步发展DRAM，尽管这种材料更难管理。”
图2所示。简化的DRAM位单元电容器，不按比例。高级纵横比可以是这里所示的两倍。来源:Bryon Moyer/Semiconductor Engineering，基于Rambus的描述
DRAM已经突破了许多预测的极限，到目前为止，这种情况还在继续。Handy表示，目前正在开发的1γ (gamma)节点可以预测基本的缩放。在这之前有1α和1β，节点之间有1.5到2年的时间，我们大约有6年的时间。并且HBM也为给定的位元提供了更大的容量。随着堆叠技术的成本下降，这也有助于延长DRAM的寿命。
除了容量，带宽是另一个主要需求。Rambus的Woo说，速度每5到6年就翻一番。虽然这有助于更快地提取内容，但也使布线设计更加精细。信号完整性现在是内存内外信号的一个重要问题。此外，数据速率也对功率构成了挑战。特别是对于ML系统，数据移动是功耗的主要贡献者，因此更大的带宽必须伴随着尽可能低的功耗。
建筑技术也有助于更好地利用我们所拥有的记忆。部分原因是成本原因。Handy表示，手机已经从使用NOR闪存和SRAM转向使用NAND闪存和DRAM。这使得设计更具挑战性，但NAND闪存和DRAM的低成本使其值得。
虽然这可以增加DRAM的使用，但另一种技术已经蚕食了DRAM市场。事实证明，更大的平均延迟不是通过添加更多的快速内存(如DRAM)来实现的，而是通过在快速内存之后添加更多的慢速内存(如闪存)来实现的。Handy详细说明了这一单独的原因博客，因为它不是直观的。
尽管考虑了所有这些因素，但对DRAM的需求似乎并没有减弱，问题仍然是扩展可以持续多久，以及在此之后会发生什么。
一种新的堆叠方法
虽然HBM利用了当前的模具堆叠技术，但有一种新的堆叠方法据称比目前的技术水平更有好处。它来自一家名为Tezzaron的公司，虽然这项技术与内存没有特别的关系，Tezzaron也不是专门的内存公司，但他们一直在使用DRAM作为这种方法的开发工具。
HBM的挑战在于晶圆在堆叠之前是单独的。这样做是为了确保只有好的骰子被堆叠。正因为如此，骰子必须相对较厚，以承受处理，因为骰子被操纵。由于这种厚度，通孔过孔(tsv)用于在骰子堆中建立连接。
虽然DRAM比特单元的纵横比非常高，但互连的纵横比往往在10:1左右达到峰值。为了保持物理刚性，晶圆不能减薄超过100 μm，因此TSV宽度为10μm。为了填充这样的TSV，需要铜。其他金属无法深入到TSV中。铜的挑战在于它的热膨胀系数(TCE)与周围的硅有很大的不同。因此，当温度发生变化时，它会在硅中产生巨大的应力，这种应力足以改变该区域内任何关键晶体管的行为。
因此，在每个TSV周围都建立了“隔离区”;电路被禁止在几十微米范围内。同时，tsv的音高也在同一数量级。Tezzaron的首席营销官大卫•查普曼说:“这些大TSV迫使你使用更宽的TSV间距，而且它们必须远离电路。”
Tezzaron的方法是在晶圆级而不是晶圆片级操作。前两个晶圆使用铜-铜杂化键面对面配对。“氧化物键首先形成，并提供机械连接压力以产生金属铜键。这种方法最酷的特点是，氧化键在退火前是弱的(临时的)，如果第一次尝试不令人满意，可以进行对齐检查和返工，”查普曼说。这种技术不使用填料、焊料或粘合剂。在SiO之间形成了分子键2在两个晶圆上，铜互连在两个晶圆上。
第一个键合步骤产生两个晶圆堆叠。堆叠的一边——其中一个原始晶圆的背面——然后被研磨到大约10μm的厚度。这将是非常不稳定的机械，除非薄晶片已被粘到厚晶片，以保持其坚固。根据Tezzaron的说法，研磨对粘结的完整性没有影响。
这可以重复另两个晶圆，产生两个双晶圆堆栈。然后，堆叠的两个薄边可以粘在一起(相对于原始晶圆，这将是背对背的)，以创建一个四晶圆堆叠。这种研磨和进一步堆叠的过程可以根据需要重复。一旦它们都到位，晶圆三明治就可以最终被分离，产生足够厚的骰子，使其在机械上保持稳定。一个四模堆最终可能与一个标准模的厚度相同。
图3:堆叠过程开始于(a)将两个面对面的晶圆连接成(b)单个分子键合单元，然后(c)研磨一侧以暴露SuperContacts。然后，两个这样的单元可以(d)背靠背连接，以创建(e)一个与标准晶圆相同厚度的单个四晶圆堆栈。资料来源:Bryon Moyer/Semiconductor Engineering。
虽然面对面骰子之间的连接很明显，但背面绑定骰子之间也需要连接。这些连接是用tsv在一个厚模具上完成的，但是，因为这些骰子太薄了，它们可以用本质上稍微大一点的过孔来完成。Tezzaron称之为“超级联系人”。在10μm厚的模具上采用10:1的纵横比可以得到1μm宽的通孔，比TSV窄得多。因为接触面很浅，所以不需要铜。钨可以代替。钨与硅的热相容性要比铜高得多，因此不再需要隔离区。这些通孔之间的间距可低至3μm。
这意味着SuperContacts可以放在模具上的任何地方——包括在电路中。结果是，根据应用程序的需要，使用这种技术可能比使用tsv多100到1,000,000倍的连接。此外，由于这变成了一个大的分子键合模，内部的热量可以通过整个质量传递出去，而不仅仅是通过tsv和金属热管。
图4:8片晶圆键合堆叠的扫描电镜，每片晶圆使用10层金属，共80层。来源:Tezzaron
通过结合晶圆，不再可能只与已知的好骰子工作。因此，收益率成为一个更大的考虑因素。查普曼说:“没有100%好的骰子——它们都需要修复。”只要骰子的质量保持在可修复的范围内，就可以达到合理的成品率。因为可以创建如此多的supercontact在骰子之间进行通信，修复方案不需要限制在一个骰子内。他认为，一个晶圆堆得越多，修复的机会就越多，从而提高了成品率。
图5:随层数增加，产量提高。来源:Tezzaron
晶圆如何在堆栈中分配在一定程度上是一个架构问题。您可以在一层上有位单元，在另一层上有高性能逻辑并行转换器在第三层上相互连接。在他们的开发工具(他们称之为DiRAM)中，他们在底层的逻辑进程上放置了传感放大器，然后在上层的DRAM进程上放置了位元。
这可能是当DRAM位单元停止缩放时的下一步。至于这是否会在那之前被采纳，查普曼承认，“这让很多人感到害怕。”Tezzaron已经在小范围内做到了这一点，但它仍然需要被证明。然而，由于它不使用新设备，也不涉及新物理，采用它的障碍可能比一项全新的技术要低。
取代DRAM的新技术?
如果要在改进现有的知名技术和采用全新技术之间做出选择，技术人员总是会选择已知的技术。只有当更容易的道路都走到尽头时，更高的风险才会被容忍。DRAM技术已经成熟，而且产量极高，成本极低，造成了巨大的市场惯性。
传统观点认为，任何新的存储技术都需要介于DRAM和NAND闪存之间——这是存储级的存储空间。用一种新技术完全取代DRAM是一个更大的问题，尽管Handy说3D交叉点内存(来自英特尔和美光)可能会“削弱”DRAM的销售。
开发人员继续致力于新的非易失性存储器(nvm)，但如果目标是取代DRAM，而不是增强它，那么大多数新方法都存在一些致命的缺陷。他认为，该行业将不得不碰壁，需要一两个大客户来迅速提高初始产量，这样成本才能降至DRAM所拥有的水平。
然而，Nantero正在用一种新的非易失性技术瞄准DRAM。由碳纳米管(CNTs)制成，他们称之为NRAM (N代表“纳米管”)。如果它能满足DRAM的其他特性——这是其他NVM还没有做到的——那么它可能有机会。但这种方法要取得商业成功还有很长的路要走。南特罗只有一个授权客户，富士通，但是他们把它当做NVM，而不是DRAM。富士通(Fujitsu)高级营销经理TongSwan Pang表示，这样做的原因不是技术本身，而是由于DRAM市场的性质，以及许多内存制造商在这方面的经验。
这项技术依靠范德华原子力来发挥作用。在小间距时，碳纳米管实际上结合在一起，将随机质量的碳纳米管变成电极之间的导体。一旦分开，传导就会中断。静电被用来建立连接，用电压将它们连接在一起。连接被相反电压产生的热振动破坏。Nantero的首席系统架构师Bill Gervasi说:“相邻原子实际上是通过范德华力相互结合的。”
虽然碳纳米管可能很厚，但实际上只有底部的几埃会发生切换，这使得该技术对碳纳米管厚度不敏感。然而，一个挑战是电极上的金属倾向于穿透空间，缩短电池。Gervasi说:“IBM和三星尝试过，但都失败了;他们试图让整个牢房转换。”Nantero所做的是添加第二层不同种类的碳纳米管。开关层是一个编织的随机质量，而上层有碳纳米管，这些碳纳米管与衬垫对齐。衬垫作为金属的屏障，保护电池。
图6:NRAM位单元的示意图。碳纳米管1型是对齐的，以防止金属迁移到电池。CNT Type 2执行切换。来源:Nantero。
碳纳米管在制造过程中被旋转到晶圆上，然后蚀刻以分离单个电池。可以在交叉点数组中堆叠多层位元以优化性能。磁贴的宽度、深度和高度都可以达到所需的性能——在本例中，是为了匹配DDR4计时。他们的DDR4设备有四层。一旦瓷砖设计好了，就可以重复它来创建所需的整体容量。
图7:四层交叉点阵列。来源:Nantero。
目前，设置和重置状态之间的电阻差约为10:1。他们正在努力将比例提高到30:1。缩小电池的尺寸是有帮助的，因为它增加了电阻，使得用更少的电流读取电池成为可能。他们已经将细胞模型缩小到2纳米宽。
基本单元是1R单元(仅限单电阻)，但他们也可以用选择器晶体管创建1T1R单元。晶体管将位于底层的硅中，并与碳纳米管位单元互连。这使得它们的切换速度为5ns，而不受内存大小的影响。Gervasi说:“在相同的速度下，我们的密度可以达到DRAM的16倍。”他们可以通过使用1T2R电池来提高速度，并对需要性能并可以承受额外成本的应用程序进行不同的电流感知。
图8:1T1R结构，Nantero说这种结构更适合小型阵列。来源:Nantero。
虽然数据保存并不是易失性存储器的典型问题，但他们声称有能力将数据保存数百到数千年，甚至数万年。DRAM确实有无限的续航能力;Nantero已经测试了他们的方法13写没有磨损的循环。一些粗略的数字表明，如果你每秒写1000次，那么你将在300多年后达到这个极限。
图9:在16gb内存中排列的64-Kb块。来源:Nantero
如果这项技术被证明是正确的，它将为DRAM市场增加一个有趣的动态——尤其是作为NVM在存储级内存领域的竞争者。(有趣的是，Nantero将其称为内存类存储。)Cadence的格林伯格说:“这是一项显示出前景的技术。”然而，短期内反对DRAM取代的惯性是巨大的。DRAM的死亡(就像CMOS的死亡一样)之前已经被预测过很多次，但都没有被预测到，所以在可预见的未来，DRAM的死亡是迫在眉睫的。
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