在设计流程的早期准备测试

直到最近，半导体设计、验证和测试都是独立的领域。由于对可靠性的需求不断增长，市场窗口越来越短，芯片架构越来越复杂，这些领域已经开始合并。

在过去，产品都是从功能的角度来设计的，设计师并不关心产品的物理实现是什么样子的。现在情况已经不同了。

“五到十年前，人们对为什么测试需要成为同一对话的一部分的理解开始演变，”位于美国的Digital & Signoff集团的产品管理部门主管罗布·克诺斯(Rob Knoth)说节奏．“我们开始发现，由于几个关键原因，我们不能再忽视测试了。首先，对于安全关键的高可靠性产品，我们必须确保零缺陷，确保产品能够达到预期的长寿命，并且以正确的方式处理安全问题。结果，测试越来越多地出现在设计师的桌面上。再加上高级节点，设计人员必须确保他们正在测试这些高级节点上的所有新缺陷，并且在现场时密切关注它们。现在，所有三方都有平等的声音坐在谈判桌前。所以这并不是关于设计师为测试做准备，而是产品设计师将测试作为产品最终功能的三个重要元素之一，与产品的物理实现和测试方面并列。测试已经成为一种并行的活动，而不是跟随着的事情。”

因此，在开始设计时，会有特定的任务和考虑事项，因为它们将影响流程后面的设计。

Knoth说:“其中一些只是测试的物理现实，包括它将消耗一些区域以及一些路由。”“设计人员还必须了解测试的功率、性能、面积和拥塞影响，确保尽可能地改善这一点，并使其成为物理实现流程的一部分。设计师还需要考虑放入什么来适应测试。无论是内存BiST还是逻辑BiST，或者只是测试压缩，都会占用空间。他们必须确保这是楼层规划的一部分，也是区块间通信的一部分，当他们考虑销钉时。他们需要考虑测试如何在块之间的结构上传播，因为它将消耗设计上的一部分资源。提前计划，而不是对其做出反应，这是至关重要的。”

的技术实现总监Ron Press指出，测试过程的自动化已经减轻了测试计划的一些复杂性，但这并不是故事的全部西门子EDA．“人们正在考虑使用人工智能技术来解决测试和其他设计方面的挑战。而不是细化一个非常困难的问题，你可以转向一些更实际的，更容易使用的东西，不需要这么复杂。我们应该着眼于建筑智能，而不是人工智能。其中一部分涉及到非常复杂的问题，即所有这些工作是如何在核心中完成的，与这些不同的部分相对照，退一步从体系结构层面来看它。我们的建议是把一个即插即用的平台放在一起，比如IEEE 1687 iJTAG框架，这是一个行业标准，可以很容易地实现一切即插即用。”

Press建议设计团队对他们的设计进行架构审查。“我们会说，‘让我们看看你的整体计划。它是一种基于瓦片的设计，其中有顶级逻辑，其中每个部件都可以通过在内部包装芯片上的时钟控制(OCC)独立制作?如果是这样，你的生活就轻松多了。他说，有公司说，‘我必须反复几百次，因为我要改进这种瓦和另一种瓦。现在这个变大了，我改变了一些东西，所以现在这个也要调整，我要把一些带宽放到这里。“通过即插即用的方法和分组数据传输，你不需要改变任何东西。如果这里有什么变化，那也没关系。”

所需的知识集DFT公司测试产品的产品营销总监罗伯特•鲁伊斯表示，工程师的工作范围同样广泛Synopsys对此．“对于DFT工程师来说，设计师和DFT工程师需要知道一些事情。有些事情需要更多地依赖工具，在设计的每个领域，都需要更多地依赖工具，设计工程师需要了解设计工程过程的基本原理。在那之后，他们依赖于工具提供的自动化。”

验证的挑战
从那里，验证工程师需要了解DFT如何影响芯片的功能。

“如何用更少的钱来验证更多的东西?”或者如何更快速地验证?鲁伊斯问道。“如果你使用这组新的库，DFT工程师必须了解结构和架构，因为这将影响设计。在某些情况下，DFT工程师必须了解物理设计，以及测试如何影响它。但是逻辑也需要验证，所以他们必须知道如何运行一些验证工具。还必须检查时间，以及运行正式的验证工具，以确保其他逻辑是正确的。DFT工程师有些独特，因为他们正在演变成自己专门的IP设计师。就像IP一样，他们必须了解EDA流程和设计流程的所有方面。”

对于数字逻辑部分较少的小型设计，由于自动化程度提高了很多，因此该过程非常简单。“他们想要扫描链，”他说。“这实际上是一个命令。他们只需要知道他们需要多少扫描链。然后是几个命令。这些都是合成工具内建的非常简单的自动化。它们与ATPG有直接的联系，可以生成模式，然后它们就会传递出去。”

另一方面，如果有复杂的soc、gpu或AI芯片，就必须有一个思维过程和技能集，包括从设计的不同块的可测试性到DFT架构应该优化的内容以及物理测试人员的约束。所有这些都需要在物理设计团队提供的物理限制范围内进行。例如，可以对RTL功率估计等方面进行具体考虑。

“当你做RTL的时候能力评估你必须有一个非常简单的方法来解释将要包含的测试类型，比如内存BiST，而不需要真正的内存BiST放在那里，”Knoth说。“你要确保设计师有能力模拟这些内容。如果他们不这样做，之后会有一个非常糟糕的惊喜。这是一种心态，无论是对于物理设计师还是RTL设计师，你都希望能够给予他们添加占位符的能力，以表示测试最终要做什么，然后确保在实现过程中满足或超过这些预算。”

提前计划
测试对设计的功能越重要，测试IP就越有必要出现在用于功能验证的文件中。

为了让功能验证团队能够看到这些内容，Knoth已经看到了从gate级别到RTL的大量迁移。测试的某些方面越明显，它就越符合设计收敛过程。在这方面总是有改进的空间，这使得将测试内容转移到RTL空间更加困难。

“当在实施过程中插入某些东西时，很容易理解测试如何以不同于功能电路的方式操纵它，”Knoth说。“但当你在RTL级别插入东西时，这可能有点棘手。因此，总有改进实施流程、验证流程等的空间。”

对于一些设计团队，早期的测试考虑需要彻底检查。对其他人来说，就没那么多了。

Press表示，这取决于他们已经在做什么，因为有许多设计团队正在转向分层方法。“其中一个原因是设计太大，这是整个行业的问题，而不仅仅是测试。一个芯片中有5亿个门并不罕见。如果你用一张图片来做这些，电脑必须很大，你的运行时间也会很大，所以每个人都意识到他们需要把它分成几部分。“完成一件作品，然后采用智能架构，让他们可以插入IP，然后你就不必把整个作品看作一个整体了。“有什么阻力吗?”这并不像我想象的那么糟糕，因为人们无论如何都要走这条路。”

与此同时，一些芯片设计团队遇到了代价高昂的挑战，涉及如何获得足够大的工作站来处理他们的设计，作为设计的“平面”主要部分。普雷斯说:“一旦他们开始分解它，就很容易有资源来处理它，也很容易有时间进行实验。”“另一个方面是，如果你能在一个分区的核心完成工作，那么它就能更早完成，问题就会更小。你可以进行更多的实验，更好地优化。”

回到基本问题
有这么多复杂的技术被讨论，有时直接的路径是最好的一个。设计、验证和测试是错综复杂地联系在一起的，必须这样对待。

“在编写完全干净的RTL时，遵循架构定义中的要求是最重要的事情，”Natalija Colic说，他是RTL的数字设计工程师Vtool．“然后，遵循这些标准，以避免模拟和设计流程中进一步步骤之间的常见错误或差异。在编写代码时，需要记住的是，尽管这是验证任务，但您需要展望设计中可能发生的所有可能场景，并具有故障安全机制，以避免在设计流程中出现错误或失败。问问你自己，‘这些要求会出什么问题?这些需求足够具体吗?我们是不是遗漏了什么信息?我们是否写了最详细的文档，并提前计划，以便在可能已经太晚或已经发现错误的情况下减少修改的时间?’”

产品毛羽工具在这里有帮助。Colic说:“检测是首先运行的工具之一，你可以检查编码风格，它可以显示代码中的错误或功能差异或其他错误，如组合循环或其他不可合成的东西。””疾病预防控制中心工具还可以显示是否有适当的时钟域交叉同步。此外，运行试验综合可以显示是否存在时间闭合问题。这与验证测试没有严格的关系，但与进一步的测试有关，以查看频率是否正常，并准备用于生产测试的DFT链、扫描链等。”

Vtool的项目经理Olivera Stojanovic指出，在某些情况下，设计师创建带有基本流量的定向测试工作台只是为了确保设计是活的。“当设计过于复杂时，如果认为不值得，他们可能就不会这么做。他们可以从验证环境开始，但如果验证环境还没有准备好，他们可能会创建一些非常简单的测试平台，只是为了看看设计是否可行。”

另一个许多设计工程师发现有用的技术是断言。Stojanovic说:“有些设计师想要添加断言，有些则不想。如果它们这样做，断言可以减少调试时间，因为它们指向问题的确切根源。当然，您正在进行黑盒测试，但是您将捕获错误。原因可能在内部某个地方，需要足够的时间来定位问题所在，因此在设计中添加断言可以加快调试速度。

最后，编写验证计划她解释说，在编写验证环境的第一行之前总是一个很好的开始。“对于设计师来说，这是一个非常好的检查点，可以确保双方都理解设计。对于验证团队来说，如果有误解，或者需要添加额外的测试，那么从架构师和设计师那里获得反馈是非常重要的一步。有时它与设计需求的功能性无关，但更符合设计师的感觉。他们设计的弱点是什么?设计易受何种类型的压力影响?这些都是他们担心会出现问题的东西。”

结论
无论是在设计中使用最先进的基于人工智能的测试和验证方法，还是坚持更基本的方法，设计工程师都必须在设计中不仅具有设计技术，而且具有DFT、测试和验证技术的广度和深度知识，以便做出最佳设计选择。虽然自动化将继续成熟，并随着时间的推移变得更加复杂，但总是需要工程团队成员来指导这些工具。