噪声控制

噪音是生活的一个事实。几乎我们所做的一切产生噪声作为副产品,经常是一方噪声信号到另一个地方。

不能消除噪音。它必须被管理。但噪声成为一个更大的问题在芯片技术节点变小和包装变得更加复杂?对一些人来说,答案是一个非常强大的肯定的,而对另一些人则甚至不出现在雷达上。

噪音的来源
第一步是了解噪声的来源。“噪音正变得越来越有挑战性,因为低Vdd供应电压被用于减少半导体几何图形,”格雷厄姆·贝尔解释说,负责营销的副总裁Uniquify。“典型的核心Vdd变化从1.2 v 65海里,至0.8 v在14 nm,下降了33%。低Vdd意味着可能的信号噪声比(信噪比)是小的。”

这不是唯一的因素变得更糟。”的出现finFETCMOS节点导致互连密度和增加,加上小块尺寸,增加的可能性由于电磁或硅衬底噪声耦合串音,“说Magdy Abadir,企业营销的副总裁Helic。“噪声耦合通常表现为各种形式的抖动。但最糟糕的是,它会导致关键时机分析问题很难接近。”

在过去,人们问他们为什么应该关心设备噪声。“除了我们熟悉的噪声影响,当你进入纳米特别是finFET,设备噪声的影响,从一个一阶三阶效应,”米克Tegethoff说,产品管理总监DSM AMS导师,西门子业务。“设备噪音我特别的意思热噪声在设备或电阻闪烁噪声。这两个效应变得非常重要在任何类型的模拟电路。我们的经验是,任何人都设计一个法ADC或任何高性能ADC或锁相环合成器,如果他们不占设备噪音,他们说的是巨大的风险。”

图1:设备噪声对锁相环抖动的影响。源的导师。

耦合是变得越来越复杂。“噪声可以通过信号线路,传播动力输送网络,硅衬底,插入器基质层,包或PCB层,和更高的频率使事情变得更糟,”Abadir补充道。

“在过去的65海里,所有的法则用于理解噪声和预测噪声效果相当不错,“Tegethoff说。“当你带设备噪声和一些寄生的布局和一些减少利润的新技术,现在你有一个完美风暴”。

谁担心?
不是每个设计师的影响。“在PHY抖动噪声是最大的问题,”说Navraj Nandra,高级营销主管Synopsys对此“DesignWare模拟& MSIP解决方案组。“在RF相位噪声。体育是一个混合信号设计和我们的问题是大信号。发射机的输出摆动几百毫伏,和我们感兴趣的大信号行为。如果你是做数据转换器或射频设计,那么你就更关心小信号参数,更受到噪音的影响。”

和抖动可能不会大幅恶化。“我没有看到任何东西告诉我,抖动的问题,“继续Nandra。“我们一直在关注高速并行转换器从28 nm到10 nm和7海里,我们看着跳动的数字。我们的设计师不是说他们有问题的抖动。”

有更多的好消息。“铸造厂一直试图减轻闪烁噪声的影响,利用其物理性质,即电荷捕获和de-trapping过程,”解释了Brian Chen AMS Synopsys对此产品营销经理。“他们一直在完善相关制造技术如表面处理和清洗,导致更高的表面质量,从而降低闪烁噪声。”

较小的几何图形的其他方面正在分析复杂得多。“电介质的增加带来了额外的挑战,一个典型的7海里流程节点可以有多达95种不同的介电层负载任何分析引擎巨大的开销,”指出Abadir。

噪声分析
这一切的开始BSIM模型。说:“BSIM模型包含噪声建模Tegethoff。从铸造“你得到这个,你希望他们做的一个精确的模型提取模型热噪声和闪烁噪声准确。”

设计越来越大。“工具必须提供大量的能力在low-nm节点的复杂性,大型SoC,“Abadir说。“挑战要求创新工具使用一流的理论架构和解决方案,处理完整的电磁场问题。工具必须能够处理纳米特征尺寸,特别是过程的复杂依赖制造业和电特性在设计布局密度,称为LDE效果。”

分析的范围扩大。“过去,电源噪声是在筒仓进行模拟,”阿尔温德•韦尔说,高级的应用程序工程总监有限元分析软件。“芯片设计,包装设计师和董事会设计师将个体噪声预算来满足供应。只要他们在他们的预算,保证芯片的整体操作。减少噪音的利润率的先进技术节点,筒仓基础利差迅速导致过多。”

但它不仅仅是加旁注。“共享权力和地面域噪声是重要的途径,一些噪声,导致问题在操作过程中,“继续韦尔。”衬底噪声注入尤为重要模拟射频组件的集成以及高速数字核。”

即使在小型设备,噪音可能是一个挑战。“瞬态噪声是随机效应所以你必须使用大量数学吧,”Tegethoff解释道。“我们在晶体管模型随机设备噪声模拟和它的每一个步伐是一个函数的瞬时偏见设备。你还必须做足够了模拟周期,以确保你得到完整的表示。如果你模拟锁相环,你在时域模拟然后发布过程看到它在频域,这样您就可以看到相位噪声。这需要大量的周期。”

另一个因素导致增加的担忧来自新兴市场。汽车的增长,功能的安全性和可靠性成为一个大问题,”Tegethoff补充道。“和过程本身的变化,模拟的特征知识产权正变得越来越重要。它将产生严重的压力继续要求的电路验证过程香料准确的结果和与硅,但它更快和更有能力在做先进的分析。”

处理噪声
有很多地方可以解决噪音。说:“大多数减排都是在布局Vinod Kariat,定制的集成电路企业研发的副总裁& PCB组节奏。“但这设计本身可以更健壮的噪音,如果噪声免疫被认为是在做优化。”

“设计技术,减轻闪烁噪声包括切、相关双采样,交换偏置等,“说Synopsys对此陈。“交换偏置技术,有效周期MOS晶体管之间强烈的反转和积累,导致更低的闪烁噪声的方式类似于bias-temperature不稳定的复苏现象(发言)效应”。

这些技术的成功应用需要合适的分析工具。“HSPICE最近启用直接从瞬态噪声功率谱密度的计算仿真结果,“继续陈。”功能允许明确和直接的比较线性和瞬态噪声和闪烁噪声有助于验证适当的治疗,特别是当设计师不同从不同的模拟器和仿真结果需要一个黄金参考。”

对很多设计师,这将是关于平衡。“所有的良好的隔离和规则布局和管理力量继续是真的,“Tegethoff说。“挑战的一部分,推动低功率往往对噪声有时需要更多的电流。好的实践继续适用。如果你控制你的噪音利润率的传统方法和控制上升时间和保持做你之前做的事情,它还适用于数码领域。细胞库考虑噪声和变化,合成不必担心。”

设计也可以适应。“什么是需要高速接口,将片外是动态的自校准逻辑(sci)可以实时分析信道的性能最大化吞吐量尽管包括限幅静态和动态变化,”Bell说。“通信工程师,这意味着inter-signal干扰(ISI)的眼睛是完全开放的。与动态sci,性能不是左表,数据速率最大化在操作期间。采用2.5 d插入器和3 d包装,有一个更大的需要一个实时的方法来处理静态和动态热变化。”

新的包装技术提高复杂性。“相对于2 d包装技术,SiP衬底上的金属轨道数量级大硅片上的金属轨道相比,2.5 d和3 dIC / SiP集成就可以创建基于硅片的金属维度在两侧(硅插入器的顶部和背部),“Abadir解释道。“尽管有明显的好处,这更高的集成级别促进一些无用的触发效果,如电磁串扰,由于更高的金属路由密度高于和低于普通硅插入器和成百上千的在矽通过实现死死亡或插入器顶部连接。这就增加了电磁建模复杂性呈指数级增长。”

结论
虽然噪声仍然是一个问题对于某些类的设计,它对每个人来说都不是问题。受到噪声影响的设计,分析变得复杂多了。工具都被拉长考虑所有的生理效应和耦合在今天的设计正在增加。到目前为止,工具厂商似乎跟上挑战使用各种技术,但设计师也可以做很多尝试和隔离尽可能多的问题。

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