噪音杀了我的芯片

在过去,噪音被认为是一个烦恼,特别是对模拟电路。但是今天芯片失败实际上是由于分析不足。

噪声类型是二阶效应成为需要考虑的主要因素。这是发生在同一时间,噪音的利润越来越小,振幅和时间维度。通常是一个重大的失误在业内变化之前,在街上一词是这样一个故障现象,许多公司现在把更多的注意力放在噪声分析。

没有新的噪声来源,但“噪声已成为半导体最关键的问题之一,“米克Tegethoff说,模拟/混合信号产品营销总监确认导师图形。“它的影响模拟数字电路电路,它影响。”

虽然可能没有新来源,问题变得更糟。说:“有两个原因,埃里克·Naviasky研究员设计的IP组节奏。“首先,我们有更高的交换电流密度比我们过去的每平方毫米。这是直接由于过程扩展。去耦电容的密度未能跟上。此外,di / dt增加了。的过程更快,因此所有的感应组件,di / dt影响你。在过去,你不需要担心每一个微微亨,但是今天你担心一切。”

容忍噪声降低。“我们相信,越低几何,问题会变得越大,“Tegethoff说。“你少余量的电压水平,数据率持续上升,和电路需要低权力。”

要掌握噪声,首先必须了解所有的来源。“主要的噪声来源分为两大类,设备物理和制造相关的与环境相关,”Brian Chen说,混合信号产品营销经理Synopsys对此。”包括设备级的热噪声、散粒噪声、感应门噪声、闪烁噪声和随机电报噪声,而后者包括衬底噪声和同步开关噪声输出。”

设备噪音是人们必须更加熟悉。“当人们进入纳米技术,噪声源,在过去二或三阶效应已经成为一阶效应,特别是在晶体管热噪声和闪烁噪声,“Tegethoff解释道。”

闪烁噪声得到了明显恶化设备技术正在扩展。“它还展示重大变化从设备到设备,“陈说。“闪烁噪声对模拟电路的影响不仅在低频性能是重要的,但也可能是高频率的关键,如通过上变频振荡器的相位噪声。”

FinFET噪音
FinFETs已经扩展的技术竞赛不可分割的一部分。“他们的运营能力在非常低的电压,但在低泄漏的特点,让他们在可预见的CMOS标准结构的未来,“Arvind Shanmugavel说,高级应用程序工程总监有限元分析软件。“这些优势,然而,有一个价格-电源噪声。一方面,finFET设备在10纳米或7纳米现在可以可靠运行到500 mv电源电压(Vsupply)范围内。另一方面,阈值电压(Vt)没有改变这些技术节点。操作Vsupply - Vt的利润率大幅下降和设计师需要特别注意电源噪声的变化。”

但finFETs本身可能会让情况变得更糟。“FinFETs提高温度,增加了白噪声,”Jerry赵说,电力产品营销主管签收节奏。“在当地区域温度较高,因为3 d鳍结构的设备的热量,而热量是垂直的路由层上的设备。温度升高增加噪音。”

Naviasky补充道:“finFET结构也不给我们好的开瓶,所以清理的能力是不存在的。一些流程memcaps,但他们有另一组问题。这并不是说finFETs带给我们新的噪声。他们只是加剧了先前的问题和伤害我们在开瓶。”

许多事情在这些维度,问题开始成为相互关联的。“虽然自热可以很糟糕,这是一个双重打击的时候电迁移(EM)问题还打你”,继续Naviasky。“我们的经验法则是,我们不允许自动加热超过5度否则他们将首先咬你,在噪声咬你。”

环境噪声
环境噪声源源于开关附近的数字电路或组件产生电压波动功率rails。

“晶体管组装密度不断更新的技术和通信比特率变得更高,这样的噪声源的大小一直在上升,”陈说道。“电路设计者需要先进模拟功能,如伪相位噪声分析和电力眼睛integrity-aware统计分析,有效地预测环境噪声的影响。设计使用FD-SOI或finFET-on-SOI技术可能不太容易这样的声音由于氧化埋层的电阻率高于硅衬底的。”

被低电源电压和频率的增加,电流密度会增加,对电网产生噪音。“这就是人们通常所说的红外下降,”赵说。“大型合闸电流肯定会影响任何耦合,这意味着模拟电路。人们试图孤立他们通过移动,或使用一个LDO稳压器甚至一个独立的电力网络,但他们仍然可以通过衬底耦合。模拟是数字交换的影响除了模拟电路产生的噪声本身。”

Shanmugavel表示同意。“设计,模拟和数字的混合组件需要注意的耦合噪声的数字敏感模拟组件。共享权力和地面域噪声途径在操作过程中噪音和可能导致的问题。衬底噪声注入尤为重要模拟射频组件的集成以及高速数字核。”

包装
有很多新包装选择今天变得可用,可以帮助噪音,但他们需要额外的分析。“很多自诱导的噪音与包装、“Naviasky说。“这就是一个设计拿起大常见的电感。这也是地方所有的数字电流混合模拟当前和摆动。有些人做2.5 d,插入器给你另一个自由度。你可以做一个更好的工作在保持共同的电感。ldo将保护一边,Vdd,但往往是混合在一起。和任何模拟电路,甚至是数字电路,住在DDR I / O知道地面当前的痛苦。”

为了满足操作要求SoC,设计师必须大幅提高噪声模拟多个方面。“在过去,电源噪声是在筒仓进行模拟,“Shanmugavel说。“芯片设计,包装设计师和董事会设计师将个体噪声预算来满足供应。只要他们在他们的预算,保证芯片的整体操作。噪声边缘递减的先进技术节点,塔式利差迅速导致过多。有一个全面的联合仿真芯片,包和董事会是强制性的在这些技术节点。”

赵把一个图。“如果你不模拟包附加到你死,然后你会发现热点,但绝对值可能高达20%。”

新的包装技术使高度集成、异构multi-chip模块。各种组件和芯片的模块或包经常产生截然不同的技术,通常由不同的技术供应商,不一定协调他们的设计工具。“有挑战,和噪音是其中之一,”Tegethoff说。“你有它们之间的高数据率传输和抖动是至关重要的。这是电路的相位噪声。”

与高数据速率、相声可以成为一个问题。“我们擅长保持相声的芯片,但是一旦你进入包的三维结构,相声变成了一个更大的问题,”Naviasky补充道。“我们试着保持55分贝之间的侵略者和任何的受害者。包是头号罪犯为提高相声地板上。这在技术上是另一个声音。”

当包几个来源,它可以创建问题。“作为设计师试图预测现场特征的设计,包括噪声的特点,作为一个包的一部分,重要的是,设计的电路模拟器处理大量包顺利,妥善解决cross-kit冲突,”陈说道。

影响
了解重要的噪声成为导师的Tegethoff转播两块分析。“第一是由鲍里斯Murmann斯坦福。他得出结论,为高精度adc,用于无线收发器实现纳米几何图形、设备噪声的影响成为主要的限制器在性能而不是量化的效果,这是限制在过去。”

第二个分析他们与高通的案例研究。”他们用瞬态噪声分析,包括热晶体管和闪烁噪声,并能显示25 db的差异反应相比,常规的瞬态模拟,”他说。“这与硅的结果。”

噪音可能还不是一个问题无处不在。:“这是非常circuit-dependent Tegethoff仍在继续。“有类关键的电路非常敏感的应用程序和这些特定的噪音来源。”

其中一个类的锁相环电路。它们用于数字时钟芯片,以及无线收发器的合成器。他们也在大多数并行转换器。关键的挑战是抖动抖动和会议规范目标数据的速度。

环境噪声也可以产生深远的影响。“当你有电压供应噪音,甚至数字实例并不理想了,”赵说。“压降影响静态时间变得更加严重。社区和EDA设计必须想出更好的解决方案。电压分布的变化是如何死的影响时间,这就意味着性能?我们有好的解决方案,时钟抖动分析,更具体地说个时间问题,但现在我们必须考虑这个新角度”。

Naviasky把。”造成的下降在特定门开关可以很容易地100 mv。考虑传播数字和他们如何改变100 mv。这是巨大的。你会再次关闭时间如果你告诉电源改变100 mv。随机发生的背景。这是一个大问题。你必须更保守的以非常大的优势。”

处理噪声
模拟可以说是煤矿中的金丝雀。“照顾它的人一直在挣扎这么久,这只是他们的工作描述的一部分,“Naviasky说。“然而,数字人住在这个美丽的抽象这么长时间,噪音不是大不了的。现在他们正在面对它。不过,他们有噪声边缘,模拟设计师甚至不能梦想。”

铸造厂和电路设计人员一直试图减轻闪烁噪声的影响,利用其物理性质,即电荷捕获和de-trapping过程。

“铸造厂一直试图完美的制造技术等相关表面处理和清洗,导致更高的表面质量,从而降低闪烁噪声,“说Synopsys对此陈。“设计技术,减轻闪烁噪声包括切、相关双采样,和交换偏置。交换偏置技术,有效周期MOS晶体管之间强烈的反转和积累,导致更低的闪烁噪声的方式类似于bias-temperature不稳定的复苏现象(发言)效应”。

电路设计人员也越来越意识到这个问题。“在过去使用的方法继续工作,但设计师不得不适应设备噪音问题,“Tegethoff说。“帮助最小化,他们必须包括模拟。不包括他们会导致衍生的问题。”

今天,它是在分析最大的进步。“好消息是finFETs后厂开始做更好的建模1 / f噪声,“Naviasky说。“他们是生产更好的模型,而不是忽视他们,因为他们已经在过去。现在我们有很好的噪声模型和硅之间的相关性。”

所有的供应商一直在加强他们的工具,提供噪声分析和制作技术比过去更容易得多。但在这个区域没有工具可以做任何事。

“噪声是随机的,”Tegethoff说。“随机行为意味着你必须有正确的推断统计学和数学,这是真正随机的。然后你必须知道你需要多长时间的随机性,否则你得到准确的结果。”

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