选择多了，确定性少了

功能扩展成本的不断增加正在分裂芯片市场，为几十年来不断微调的全球供应链注入了不确定性。

那些拥有足够资源和对密度有明确需求的公司可能会遵循摩尔定律，至少在7nm之前。接下来的事情将取决于各种各样的因素，从可用的光刻技术——euv，多束电子束，可能与定向自组装相结合——到量子效应的影响，使用新材料的可用性和难度，以及新的晶体管结构。

目前，各家公司都在努力开发更小的功能，可能不会有10nm节点。这在一定程度上取决于谁在计算，因为一家代工厂的10nm工艺可能与另一家不同。但最令人担忧的是，芯片制造商准备新节点的时间太长了，所以他们跳过了半步节点。这就是大多数公司忽视20nm工艺的原因(尽管两款最流行的应用处理器都是在这个节点上开发的，而且20nm BEOL工艺也扩展到了16/14nm)， 10nm工艺很可能也是如此。

公司董事长兼首席执行官Charlie Janac表示:“一直致力于10nm节点的人们表示，这一技术发展太快，他们无法收回投资。Arteris．“与此同时，他们对5纳米工艺的任何商业案例都持怀疑态度。如果你考虑一个碳纳米管，它是2纳米。这样就有了一个相当于三个纳米管宽度的互连。成本变得令人望而却步。大多数人都说7纳米技术的经济优势已经显现，所以他们在7纳米技术上投入了大量资金，因为他们预计这一技术将持续一段时间。”

10nm节点被认为是半节点，传统上，半节点的寿命不如全节点(130,65,28,16 /14 nm)那么长，这就是为什么大型晶圆代工厂把精力放在7nm而不是10nm上。

该公司全球设计解决方案副总裁Subramani Kengeri表示:“在功率、性能和成本方面，10nm制程将略高于一半GlobalFoundries．“下一个全节点将是7nm，这将是一个非常长的节点。流程节点经历三个阶段:研究，在那里他们研究不同的材料，寻径和开发。目前，7nm工艺已进入寻径阶段。”

为服务器、gpu、智能手机和FPGA供应商开发芯片的公司总是会推出最先进的可用节点。改变的是其他人不再追随他们。许多芯片制造商正在权衡一系列令人眼花缭乱的其他选择，从平面FD-SOI这可以一直延伸到10nm的双重图案，以及2.5 d，扇出和单片3 d集成。

“我们看到的是一个技术覆盖，”Mike Gianfagna说，营销副总裁eSilicon．在不同的成熟度级别有不同的技术风格，有不同的收益学习。因此，对于2.5D，选项的数量增加了，但由于收益率学习，结果的确定性下降了。不像平面硅那样需要多年的学习。但你的奖励也可以提高。分而治之更容易了，但打包却更难了，因为打包现在更加复杂了。对于FD-SOI，我们正在讨论的一个问题是，数据看起来非常不同。我们应对的最大挑战是，这些产品的出货量没有那么多。FD-SOI的路线图是什么?”

跟着钱走
现在的问题是，下一轮的研发投资将投向何方，现在这个答案取决于你问谁。如果没有pc和智能手机繁荣期所带来的巨大产量，芯片制造商的整合和不断上升的开发成本可能会发生冲突。IDC的数据显示，虽然智能手机出货量没有下降，但年增长率正在放缓，从2015年的每年10.4%降至2019年的5.1%。http://www.idc.com/getdoc.jsp?containerId=prUS25860315

在可预见的未来，智能手机市场无疑仍将是SoC增长的巨大推动力。但随着市场的成熟，设备将面临定价压力，这反过来又会给这些设备开发soc的成本带来压力。随着市场趋于平稳，还有什么能产生数十亿台的销量继续增长呢摩尔定律?

在过去的一年里，这个问题在各种会议上反复被问到。虽然答案已经足够明确——目前还没有——但芯片制造商正在重新审视这个问题是否还有意义。

集团营销总监史蒂夫•卡尔森表示:“利润才是最重要的节奏首席战略办公室。“系统公司正在进行内部设计，我们通过并购和有机增长看到更多的重新整合。因此，半导体成本可能会增加，但系统的价格可能会下降。这不仅仅取决于材料清单。还有组装、测试和可靠性。我们看到产品规划更加全面和科学。因此，虽然一些公司在半导体上投入更多，但整个产品生命周期的总成本正在下降。”

不过，这给半导体市场带来了一些有趣的问题。降低芯片成本，尤其是降低电子产品成本的关键因素之一是规模经济。从历史上看，功能缩减和市场可以在每个新节点上推动巨大的产量，这使得晶圆代工厂可以投资新工艺，以及EDA工具、IP和制造设备，通过利用这些工艺来产生收入。

在28nm及以下，每个晶圆代工厂的工艺是不同的，这意味着工具、IP和一些设备必须定制。在16/14纳米以下，不确定性比以往任何时候都要多，比如EUV或多束电子束光刻何时能在商业上可行，多少层掩模需要多少种颜色，是否需要新材料来减少RC延迟，它们的工作难度有多大，以及它们将如何影响成本。这样的例子不胜枚举，这从一个较高的层面解释了为什么晶圆代工厂比过去更快地推进更小的几何形状。他们无法承担投资于无法获得足够流量来保证其投资的半节点。

不断变化的业务动态
不过，并非所有人都在朝着同一个方向努力。随着更多的选择进入市场，对进入下一个流程节点的强调正在减弱。其中一个选择是完全耗尽硅绝缘体。三星，意法半导体在美国，乐提和GlobalFoundries都在推动FD-SOI作为不需要密度的芯片制造商的替代方案finFET可以提供的解决方案。在28nm FD-SOI的情况下，泄漏电流与16/14nm的finFET相当。GlobalFoundries和意法半导体表示，22nm的性能和泄漏可与finfet相媲美。

目前尚不清楚的是，在16/14纳米之后的下一个节点上，FD-SOI与3D晶体管的竞争力将如何保持，部分问题与光刻技术的选择有关，以及在什么时候可用。例如，GlobalFoundries正在考虑一种10nm平面FD-SOI芯片，这种芯片不需要双模或finfet，特别是与new光刻技术．

GlobalFoundries的Kengeri表示:“10nm和7nm的设计基础设施非常昂贵。“生产周期更长，因为你有60到70个口罩，而且产品从试制到生产更加困难。这使得10/7nm比22nm FD-SOI风险更大。”

22nm节点具有作为单一模式的最后一个节点的额外好处，FD-SOI使用平面晶体管加上体偏置来实现更低的功耗。

eSilicon的Gianfagna说:“FD-SOI的数据看起来很不一样。“技术面临的最大挑战是已经交付了多少，FD-SOI的路线图是什么。市场喜欢期权，但FD-SOI已经超过finfet了吗?没有。”

重新思考旧节点
这里的对冲策略包括扇出和2.5D，它可能被证明不仅仅是对冲。台积电据多位业内人士透露，该公司的扇出业务(InFo, Integrated fan-out)正在稳步增长。海思半导体、日月光集团等公司迈威尔公司正在开发2.5D芯片的商业实现，华为、IBM和AMD正在销售这些芯片。(英特尔正在开发自己的堆叠芯片技术，但该技术的推出时间尚未确定。)

“最终，世界别无选择，只能走向3D，”Janac说。“当这种情况发生时，包装公司就变得非常重要。每个芯片的问题在于你如何保证整个芯片能够正常工作。可测试性必须纳入互连，这意味着包装公司也成为设计公司。”

包装是否由外包半导体组装和测试或者代工厂还有待观察。两家公司的定位都是能够利用这种转变。随着这种转变，人们对成熟节点重新产生了兴趣，这远远超出了老式单片节点设备的范围。有了中间物、桥，甚至硅通孔，RC延迟的问题基本上消失了。然而，直到现在，阻碍这一趋势的一直是对价格的担忧，而这在很大程度上已经消失了。

卡尔森说:“2.5D和风扇在六个月左右的时间里已经达到了一个新的价格平台。”“成本已经下降了50%以上。这为创造力开辟了更多的途径。不仅仅是下一个节点。在更复杂的体系结构下，功率和性能信封并没有变得更好。与此同时，包装选择的数量也在增长。你可以为多个产品考虑这一点，这样它们的架构和包装就会有良好的盈利能力。”

这比听起来要难得多，这也是2.5D花了这么长时间才开始商业化推广的关键原因。日月光半导体负责业务开发和工程的副总裁Calvin张说:“关键在于封装、架构，以及如何在芯片上实现。”“我们一直在与合作伙伴密切合作。互连可以有几千个突起或微突起，你必须让每个突起都连接起来。这就要求你得到正确的材料和设备，你必须知道如何选择正确的设备。”

但随着这些问题的解决，价格正在迅速下降。GlobalFoundries的Kengeri表示，2.5D有三个主要市场。第一种方法是将较大的模具分成多个部分以提高产量。其次是优化封装中每个芯片或模块的功能，这是Marvell、日月光和Tezzaron采取的方法。第三种是包含大量内存的芯片，这些芯片可以被分离成独立的部分，并通过中间插入器连接起来。

结论
所有主要的晶圆代工厂都准备利用这些方法中的任何一种，无论是栅极全能fet，水平或垂直纳米线fet, 2.5D，全3D-IC，单片3D-IC或扇出。GlobalFoundries和三星都支持FD-SOI。osat的定位是利用任何先进的包装选项。随着研究的不断发展，他们正在积极地努力跟上市场的潮流，而市场也在努力跟上他们的潮流，并找出前进的最佳方式。

不过，这就像试图在移动的地基上建造一个平台。在某些时候，我们需要做出选择，无论是为下一个大事件还是许多连接在一起的小事情。正如肯格里所说，“五年后，所有东西都将拥有收音机。这是否会是非常先进的逻辑或平面FDX (FD-SOI)或2.5D仍有待观察。但所有这些都需要以非常低的成本完成。”