手机包装市场升温

苹果、三星和其他智能手机和平板电脑的发展下一波。oem厂商想把更多更小的集成电路芯片功能包,但也有一些挑战竞技场。事实上,有迹象表明,主流手机包装技术是精疲力竭了。

在一段时间内,移动产品注册技术package-on-package(流行),它利用倒装芯片互联和球栅阵列(BGA)球的底部包。流行是一个2想技术栈两个或者两个以上单独的包上。在许多情况下,内存包上面,而应用程序处理器或一个基带死在底部。

现在,该行业想要一个更小的流行,更薄,并提供更好的性能。”(流行)正接近其局限性,“Raj Pendse说,在新科金朋副总裁兼首席营销官。“传统包似乎停滞不前,厚度0.5毫米至0.4毫米之间。很难把下面的厚度。”

寻求取代今天的流行包,几个供应商目前正在开发一系列新的和竞争力的新一代流行技术。这是一个令人困惑的缩略词列表。2想流行候选人包括债券通过数组(英国),嵌入式流行,扇入扇出,,高带宽流行(HB流行),multi-chip模块(反水雷舰)和通过模具通过(TMV)。

增加了混乱的下一代,2 d - base流行方案也被吹捧为替代先进2.5 d / 3 d堆叠死。许多下一代会有一些相同的特点为2.5 d / 3 d堆叠死去,但他们是否真正的3 d包是有争议的。

,3 d - base堆死等技术广泛I / 0 2也在跑去取代传统的流行的移动产品。2.5 d / 3 d芯片利用在矽通过(tsv),是否通过死亡或tsv运行一个单独的插入器死在2.5 d芯片。但先进的2.5 d / 3 d芯片堆叠有许多挑战和仍然是一个几年的大规模生产。

不用说,这是一个艰巨的任务,通过各种技术和炒作,流行。包装工程师的问题是显而易见的。将传统的2 d - base流行包耗尽体力吗?如果是这样的话,接下来是什么?和哪里2.5 d / 3 d技术在计划之内的东西?

和之前一样,包装可以归结为通常的criteria-application类型;性能;和成本。“短期内为移动设备的选择不是3 d ICs,而是流行,”Jan Vardaman表示TechSearch国际市场研究公司。“流行可能包括倒装芯片死了,一扇出wafer-level包底部包,或者嵌入式死在层压板底部包流行的结构。可能会有一些堆死在记忆的TSV包上,但不是在不久的。叠加逻辑与记忆tsv仍然是有问题的。”

现在,似乎一种技术正在略微领先的新一代流行sweepstakes-fan-out wafer-level包装(FO-WLP)。“FO-WLP是现在,”Vardaman说。“这是一个包,主要用于无线产品,如手机,虽然有一些汽车雷达等应用程序。它不与高端的应用程序,将使用2.5 d和3 d ICs。”

噪声在市场流行
今天的倒装芯片流行用于堆栈在智能手机和平板电脑手机后发展出和逻辑。近年来,数据和视频的爆炸已经导致手机内存带宽瓶颈。跟上带宽需求,移动DRAMs是迁移从LPDDR3 LPDDR4接口标准。总的来说,LPDDR3-based移动后发特性之间的带宽7.5 - 15 gb / s。LPDDR4拥有带宽从12.8 - 25.6 gb / s。LPDDR3和LPDDR4-based移动今日被安置在一个传统的流行。

不过,消费者想要更多的带宽。所以LPDDR4后,行业可能会在两个方向once-2D和3 d。内存制造商可以进化路径和发展LPDDR5技术,也会在2想流行。同时,内存制造商将继续开发更激进,3 d - base宽I / 0 2芯片的移动产品。宽I / 0 2带宽从25.6 - 51.2 gb / s。

宽I / 0 2设备预计在2015年样本,但是技术预计将是一个昂贵的解决方案,至少一开始不会。所以在可预见的未来,2 d - base流行将用于移动产品由于成本。

但是如果行业扩展了当今流行的移动产品,然后oem厂商面临一些挑战。今天的流行包的最大高度1.4毫米到1.6毫米,但最终目标是驱动尺寸1毫米及以下。和PCB基板技术限制了一个流行的互连密度从200年到300年I / Os。

所以,如果或者当今天的倒装芯片流行撞到墙,接下来是什么?有多种选择的二维空间,包括新的引线结合方案和嵌入式技术。“不止一种皮肤一只猫,”新科金朋Pendse说。

在一个选项,可以尝试和收缩倒装芯片流行。在引线结合方面,Invensas推动流行方案被称为债券通过数组(英国)。使用一个独立丝焊技术,BVA使超过1000互联在0.24毫米。

不过,动量是摆动对嵌入式包装技术。先进半导体工程(ASE)和其他人正在推行的一种技术,被称为嵌入式流行。流行,在嵌入式芯片和/或被动组件嵌入到组合基质在包的底部。微小的电触点由micro-vias,由激光钻井。

嵌入式的流行使较小的包和较短的电气连接。它还需要更长的装配时间和良好的衬底技术,根据TechSearch。嵌入流行需要裸死,有时很难处理和测试。

“ASE既支持进化技术在包装流行解决方案,以及一些伪嵌入式技术,我们称之为乙肝流行或高带宽的流行,“说丰富的水稻,在日月光半导体业务发展高级副总裁。

另一种形式的嵌入是FO-WLP,在市场上收集蒸汽。在传统巨头扇入I / Os是坐落在焊料球。然而,FO-WLP个人死嵌入一种环氧树脂材料。空间每个人死亡之间分配额外的连接分,使高I / O数。

FO-WLP降低了整体包高度,使超过500 I / o。和它有一些优势在今天的倒装芯片的流行。“碰撞和衬底通常的60%到70%的总成本的倒装芯片方案,“统计ChipPAC Pendse说。“你(与FO-WLP)基本上消除这些成本,但成本处理薄膜层。最后,它可以便宜25%到50%。”

下来,FO-WLP需要不同的工具和材料。一段时间,英飞凌和新科金朋发展FO-WLP,但这项技术比此前认为的要花更长的时间才能离开地面。但最近,台湾半导体制造有限公司(台积电)进入FO-WLP包装市场,这将有助于推动技术成为主流。台积电是指InFO-WLP FO-WLP技术。

“我们看看台积电的支持我们在做什么,”说Pendse说。“在某种程度上,我们将与台积电竞争。”

一段时间,台积电已经扩大到传统ic封装市场,作为努力的一部分,为客户提供更多的产品和服务。说:“InFO-WLP可以做芯片分区Doug Yu高级主管的集成在台积电互连和包装项目。”(InFO-WLP)不仅涵盖了移动应用程序,但它也可以应用于更高的性能应用。”

FO-WLP是2 d的初始版本包,但是技术可以配置为2.5 d /类3 d版本。例如,新科金朋提供面对面的配置。在这个方案中,有一个直接垂直应用程序处理器模和内存之间的互连模模具层。”(FO-WLP)提供了一个替代TSV-based解决方案,这是由于成本和基础设施变得更困难,”Pendse说。

3 d呢?
这就是混乱的开始。BVA,嵌入流行,FO-WLP和其他2 d方案可以像2.5 d / 3想包,但这些技术并不是真正的3 d方案基于严格意义上的术语。

真正的问题是没有那么明显。将嵌入式流行和FO-WLP推出3 d - base宽I / 0 2的必要性在移动市场?说:“这是可能的ASE的大米。“有PCB或wafer-based的各种技术,这使一个更高密度的流行解决方案通过提供足够的互联LPDDR4接口。当前流行的技术,基于程序也推进提供更高的带宽内存接口。”

3 d - base宽I / 0 2技术仍然是移动产品有前途,但该行业必须解决几个问题前的设备准备就绪。“TSV并不新鲜,”伊萨克说哎哟,全球产品经理在应用材料。“他们一直在用于MEMS或CMOS图像传感器。但总的来说,卷(2.5 d / 3 d TSV芯片)还没有那么高。我们都知道什么是推动行业。这是流动性。名单上的一个项目要做的事情还是批量生产成本和费用。”

事实上,技术的成本已经被当前的2.5 d / 3 d TSV设备高端应用。在制造业方面,例如,3 d TSV技术增加了15%或更多的晶圆加工总成本,相比传统的平面流动,根据来自北卡罗来纳州立大学的数据。

前面,via-middle TSV处理步骤代表最昂贵的2.5 d / 3 d流的一部分。在秩序,TSV生产流程包括以下步骤:TSV腐蚀;CVD班轮;周围性血管疾病障碍和种子;TSV镀铜;根据应用材料和抛光。

解决PVD的难题,应用材料公司最近推出了文图拉PVD系统专用的PVD工具,承诺降低TSV成本。该工具支持传统的屏障钽生产。它还支持使用钛作为低成本的替代防潮材料。“tsv缩放比例10:1以上方面,“噢说。“但现有铜互连PVD技术不能解决障碍种子沉积以成本有效的方式。”

随着时间的推移,2.5 d / 3 d - base芯片价格下降和传播到新的市场。此外,传统的2 d包向上移动,将会有更多的类3 d特征。所以technology-2D或2.5 d / 3横空出世长期战胜市场?“他们都将共存,”雪说。“这真的取决于最终产品与成本和所需的性能。”