超越划线限制的设计

设计在规模和复杂性上不断增长，但今天它们面临着物理和经济方面的挑战。这些挑战正在导致集成趋势的逆转，而集成趋势在过去几十年提供了大部分的性能和功率增益。

这个行业远没有放弃，而是在探索新的方法，使设计超越十字线大小，大约是800平方毫米。随着技术的不断完善，一些解决方案仅适用于大型一级半导体公司。但是这些解决方案可能很快就会成为主流，由几个用例场景驱动。

与此同时，摩尔定律也在放缓或变得不那么经济。“当我们从第一个版本的finfet跳到了第二个版本的finfet时，即7纳米技术出现时，摩尔定律放缓或严重结束的想法就开始了。节奏．“关于成本和十字线尺寸限制的讨论开始了。虽然有些人专注于3nm以外的技术，但这已经引发了大量讨论，现在这已经转化为对多个芯片的投资，或者说是去聚合的SoC流。”

这些解决方案通常被归类为2.5D集成，是宏函数的组合。“我们通常期望设计在粗糙的水平上划分2.5D芯片边界，”Peter Greenhalgh说，技术副总裁和研究员手臂．“例如，这可能是一个包含CPU的芯片，通过CXL或CCIX接口连接到加速器或GPU，或者多个CPU芯片连接在一起，以最大限度地扩展存在热限制的地方。Chiplets带来了一些额外的设计考虑因素，比如处理跨芯片的一致性，以及在共享数据或执行维护操作时容忍增加的延迟。”

小芯片是这种类型设计的一个潜在用例。Manmeet Walia，高速SerDes高级产品经理Synopsys对此，将用例分为四种类型，如图1(下面)所示。他指出，许多设计可能分为多个类别。

图1所示。芯片解聚路径。来源:Synopsys对此。

• SoC规模．AMD的Ryzen芯片组就是一个例子。一旦你建立了一个CPU芯片，你可以有一个用于笔记本电脑，两个用于台式机，八个用于高端服务器。您可以根据最终应用程序来扩展SoC。这对AI芯片来说也很重要，它们需要能够扩展，而扩展性能的方法就是拥有多个芯片。根据你所需要的AI性能类型，你可以相应地构建自己的系统。这并不局限于最新节点上的设计。Cadence的Patwardhan补充道:“有些客户现在可能没有使用7nm技术，他们使用的是较老的节点，但他们希望添加更多功能。”“它们正在达到极限，因为即使在较老的节点上，它们也可能需要更多内存，但在较老的技术上增加这么多内存是不可行的。”
• SoC分裂．由于经典的物理问题，这更像是分裂SoC。一些芯片，如巨大的开关或fpga，变得如此之大，以至于它们在产量方面是不可行的——即使它们没有接近最大的网线尺寸。
• 聚合函数．这就是DARPA的目标——将各种功能集成到一个芯片中。考虑一个5G基站，你有一个射频芯片和数字基带芯片，你把这些功能与一个2-die -die (D2D)链接放在一起。你可以在16nm或28nm做RF更好。你可以在7纳米技术上做得更好。这使您能够优化流程节点的功能，降低功率，获得更好的形式因素。你现在在有机基板上有四个不同的晶片，而不是四个不同的晶片。DARPA一直通过其通用异构集成和IP重用战略(CHIPS)计划推动该行业向这一方向发展。该公司表示，由于初始原型成本高和对替代材料集的要求等因素，最先进的soc的整体性质并不总是为国防部(DoD)或其他小批量应用所接受。
• 将中心和I/O分开．这里的想法是，当你到5纳米或3纳米时，你不能非常有效地制造一个100G的SerDes，所以你把它留在7纳米的芯片中。你继续改进中央芯片并连接这些I/O芯片。一个经典的例子是英特尔的北桥/南桥概念，它使用了一个I/O芯片和一个中央CPU芯片。

记忆是在特殊工艺中最好实现的另一个功能。Patwardhan说:“一个很大的架构优势来自于一个逻辑可以访问多少内存。“这在2D芯片上受到物理尺寸、拥塞和芯片上的其他影响的限制。但当你使用3D时，你可以使用更多的内存，所以完全的重构是可能的。从设计师的角度来看，这是一个很大的优势。”

这项技术不再只是理论上的。Patwardhan说:“在过去的两年里，特别是从今年开始，我们看到很多客户试图用先进的封装来制造测试芯片。”“我们已经与铸造厂就正确的先进封装选项进行了更认真的讨论，特别是与多模具开发相关的问题。对于晶圆代工厂来说也是如此，他们已经开始更多地投资于分解soc的参考流程开发。”

值得注意的是，这些都是2.5D类型的集成，尽管其中一些可能使用堆叠的芯片。Ansys 3D-IC芯片封装系统和多物理场总监产品专家Sooyong Kim表示:“CoWos和InFO以及其他晶圆代工厂的同类产品都是2.5D技术。“晶圆对晶圆也不是真正的3D-IC。真正的3D-IC带来了更多的挑战，但有人正在计划这样做，尽管这还有很长的路要走。”

通信
只要有分歧，就需要某种形式的沟通。过去，租金的统治建立块中逻辑的数量与可能的外部信号连接的数量之间的经验关系。这引发了许多架构方面的考虑。

Ansys的Kim说:“基片上的凸起在一到两千个量级。”“现在，当你观察一个插入物时，这个数字会增加一百倍，当你观察3d - ic时，这个数字又会增加一百倍。在这一点上，我们谈论的是数百万个连接。”

通信越来越依赖于高性能的SerDes。“目前，基于serdes的解决方案可以以112G的速率运行，”Synopsys的Walia说。“但在一个包装内，我们说的是10毫米或20毫米的距离，不超过50毫米。我们不需要重型PHY。我们需要一些非常简单，非常简约的东西，更像是一个时钟forward架构，只需要驱动信号几十毫米，而不是驱动PCB和可能的铜电缆。”

我们正在目睹封装内连接到内存的演进。Walia补充道:“硬件平台接口(HPI)是一个开放的规范，它是一个并行接口，类似于通过中间机访问DRAM的HBM接口。”“这些模具实际上是放在彼此上面的，而不是有130或140微米宽的大凸起。我们有非常紧凑的微型凸起。现在，我们有了数千个微小的突起，而不是数百个突起。在这种情况下，他们都在以较低的速度说话。”

工具和流程
采用2.5D设计风格对工具和流程有重大影响，其中许多工具仍在开发中以帮助过渡。在最高层次上，它们可能看起来非常相似。Patwardhan说:“当你谈论标准的2D ASIC设计时，有一个楼层规划阶段，在这个阶段你要做一些可行性研究。“然后你决定功能和分区的位置。你执行它，做一些收尾工作，然后把你的发现反馈到实施阶段或一直反馈到规划阶段。”

对于IP块，它们基本上不会看到任何变化。Arm的Greenhalgh说:“由于2.5D芯片并没有从根本上改变大多数组件IP的性质，如cpu、gpu或npu，因此作为可合成RTL交付的IP的设计或验证方法没有改变。”“对于一致的互连设计和验证，需要一些额外的步骤来确保芯片环境的可扩展性，但这并不重要。”

也许最大的一般性问题可以概括为:“插入器是芯片还是PCB?”今天它看起来很像PCB。

Kim说:“负责调停器的人对硅基工具并不熟悉。“这就造成了学习障碍。所以他们必须依靠芯片级别的人员进行验证，但他们仍然需要设计它。所以设计和验证是由不同的小组来完成的。现在有点混乱，责任的划分也不容易。”

目标是拥有集成IC开发流程。Patwardhan说:“设计团队想要一些类似于现有IC设计流程的东西，这样他们就更容易理解，只是增加了额外维度的复杂性。”“如果你要把一个设计划分到两个不同的芯片中，应该有一些方法来做早期的楼层规划，早期的试错，系统级的规划，哪个分区应该有什么。是逻辑上的逻辑，还是逻辑上的记忆，还是逻辑上的逻辑的记忆?他们正在寻找一种快速的方法来做到这一点。大多数实现都是由代工厂定义的。它们通过硅通孔(tsv)、微凸点位置之类的东西来定义3D结构的样子。晶圆代工厂正在做大量的工作，并考虑最有效的电力输送网络等。”

还有一个额外的复杂因素。Kim说:“以前，电源完整性、信号完整性甚至机械完整性都是由不同的团队处理的独立主题。“计时也是分开进行的。这已经不可能了，因为利润非常紧张，每个芯片可能会相互影响，因为它们现在更接近了。以前，它们可以单独求解，我们可以将内存与逻辑分离，但现在它们只能通过微凸点分开。我们说的是骰子之间数百万的联系。这已经成为一个多物理场的问题，进行联合模拟变得更加重要。”

它还会产生额外的签名问题。Patwardhan说道:“在典型的2D设计中，你需要进行一些物理验证，即进行基本的LVS检查和DRC检查。“现在，这些检查必须被扩展，这样你就可以验证芯片之间的连通性，芯片之间的DRC检查与一些包规则或中间体规则有关。”

要做到这一切，您需要在正确的抽象级别上为每个骰子建立物理模型。Patwardhan说:“当你进行红外掉落分析时，我们可以在红外掉落分析中加入一个有效的包装模型。“我们可以在红外跌落分析中加入一个有效的板模型，并提高芯片的性能。基于系统级输入(包括电磁或温度变化)，我们可以使芯片更可靠地应用于汽车或国防应用。所有这些都会引起电流的变化，我们对电流的分析必须考虑到封装和电路板的电阻性和容性负载。所有这些信息都必须被反馈并用于提高芯片的性能、功率或面积。这些考虑是下一个层次，但今天更多的是做集成和使3D系统工作功能。我们如何通过系统级反馈在芯片上获得更好的PPA是下一个挑战。”

这些反馈循环非常重要。Kim说:“在设计周期的开始，设计原型比以往任何时候都更重要。“评估和找到正确的分区并在3D中创建平面图是非常重要的。要做到这一点，他们必须同时考虑各种物理因素。然后从原型估计开始，当你包含更多细节时，你对模型进行模拟并确认它。现在必须进行验证，从最早的原型设计阶段开始，一直到最后制作。”

功能接口
该行业面临的最大问题之一是，许多接口开发都是专有的。瓦利亚说:“很多大公司一开始都有一些专有技术，因为他们起步较早。“英特尔有他们的嵌入式多模互连桥(EMIB)流程。AMD有自己的Infinity面料。英伟达开发了NVLink。高通拥有Qlink。每个人都在走自己的路。标准曾经落后，但现在他们正努力迎头赶上。光互联论坛(OIF)正在推动一系列标准，例如超短和极短的模对模接口。在OCP开放计算平台中也有很多活动。 We have the Open HBI being specked out, where Xilinx is taking the lead. A lot of stuff happening in the overall ecosystem. And, of course, TSMC and Samsung are working on their packaging flows.”

目前仍有一些漏洞，比如芯片的包装标准。Patwardhan表示:“我们所处的位置是，必须有人发挥领导作用，找出一个理想的IP应该是什么样的，并将其整合到软件包中。”“它需要为客户提供方便。所以工具和方法都有了，但很多人不知道应该做什么，或者他们的IP应该做什么。标准化正在由代工厂和IP供应商开发，所以我们可能很快就会看到它。我不认为有任何财务或技术上的原因不这样做。只是在我们所处的阶段，它还没有被定义。”

结论
设计尺寸并没有放缓，尽管实现这一目标的技术路径正在改变。设计人员希望能够为他们的实现利用正确的工艺技术，并将多个芯片合并到一个包中，以提供必要的可伸缩性。

今天，随着每个代工公司开发自己的技术，IP公司决定为物理芯片IP提供必要模型的最佳方法，业界就互连和建模标准达成一致，EDA公司对IC设计流程进行必要的扩展，以纳入所有增加维度以及不断增加的尺寸和复杂性的需求，它保留了狂野西部的元素。

好消息是，每个人都对这将创造的可能性感到兴奋。颠覆可能是好事。