1 xnm DRAM的挑战

在最近的一次活动中,三星发表了一篇论文,描述了该公司计划扩展今天的平面后发到20海里。

这是一个了不起的壮举。直到最近,大多数工程师认为今日将在20 nm左右停止扩展。相反,三星是增加世界上最先进的DRAMs-a 20纳米线部分计划更进一步。微米和SK海力士很快将船相似的部分。

展望未来,供应商希望扩展动态随机存取记忆体1的两个或三个代xnm节点政权。然后,周围的DRAM可能停止扩展出嫁,虽然这些部分仍将是未来十年有关。

不过,这不是简单的任务来扩展DRAM超出20海里。例如,三星必须想出一些新的和创新的技术。这包括一个摘要技术以及一个创新的细胞布局方案,称为蜂窝结构(高碳钢)。它还设计了一个流使用今天的193 nm浸没式光刻技术和多模式。

“第一次,20 nm DRAM已成功开发和捏造没有极端紫外线光刻技术使用蜂窝结构和摘要技术,“说J.M.公园,三星电子的首席工程师。“这些低成本和可靠的计划是很有前途的关键技术为20纳米技术节点和超越。”

除了新的创新,它还将资金规模DRAM。总共花费约6亿美元安装每月10000晶圆开始尖端DRAM能力,根据Pacific Crest Securities。相比之下,成本4.5亿美元安装尖端NAND能力,根据公司。

在任何情况下,DRAM供应商面临一些挑战规模技术超出20海里。帮助该行业领先,半导体工程已经组建了一个列表的一些先进的DRAM的更具挑战性的流程步骤。

DRAM是什么?
在今天的系统中,内存/存储层次结构很简单。SRAM的处理器集成到缓存。DRAM用于主内存。磁盘驱动器和固态存储驱动器用于存储。

DRAM本身是基于有关晶体管,一个电容(1 t1c)细胞结构。细胞排列在一个矩形,栅格阵列。简而言之,一个电压的晶体管DRAM单元。然后给出一个数据值的电压。然后放在一个位线。这反过来指控存储电容器。每一位的数据被存储在电容器中。

随着时间的推移,电容器中的电荷泄漏或放电时,晶体管关闭。因此,必须刷新数据存储在电容器每64毫秒。

产业规模已经设法DRAM几十年了。但是很快,DRAM将失去动力,因为它是规模1 t1c细胞变得更加困难。

除了20 nm,预计DRAM规模两个或三个迭代1 xnm政权,也被称为1 xnm 1 ynm和1 znm。“1 xnm 16到19 nm之间有什么。1 ynm被定义为14到16 nm。1 znm被定义为12至14 nm,“董事总经理Er-Xuan萍说,记忆和材料在硅系统组应用材料。

扩展1 ynm DRAM是可能的,但1 znm是不确定的。超越1 znm是远程,基于当前技术和经济趋势。“按比例缩小超过10 nm被认为在当前的平面类型DRAM结构是不可能的,”张Yeol Lee说,研究员SK海力士。

还有其他问题。这已经不是什么秘密,DRAM遭受权力,延迟和带宽的问题。DRAM内存/存储并不是唯一的问题层次结构。例如,处理器可以获得数据存储器速度快。但SRAM是饥饿和占用太多空间。“在SRAM阵列,您有许多晶体管闲置和泄漏电源,“Srinivasa说班纳,一位和GlobalFoundries先进设备架构主管。

面具的挑战
在任何情况下,是什么面具商店和工厂的挑战吗?DRAM流程流,光掩模制造的第一个步骤。和之前一样,光刻技术决定了面具的类型和规格。

模式,DRAM厂商将今天的193海里浸泡和多模式在20海里,并有充分的理由。EUV可能会错过窗外这些节点。

然而,这在面具商店提出了一些挑战。“DRAM的挑战在面具和逻辑是不同的,但同样困难,”利奥庞说,首席产品官和执行副总裁d2。

“面具模式逻辑是曼哈顿的模式,而DRAM模式包含非正交的成角的线条。当前变量的梁(VSB)面具书写工具,使用曼哈顿矩形截图需要更多和更小的照片写的角度线,导致更长的时间写时间,更糟的是CD一致性和剂量,”庞说。“然而,DRAM通常依赖于一个重复的模式很多,所以一旦变得不那么困难模式是正确完成的。”

为了解决这个问题,有几种解决方案。基于模型的面具数据准备是一个推动者。利用重叠的照片来减少数,这提高了写时间了大约50%,他说。

“面具行业一直在谈论面具采用曲线模式数据准备和处理流了两年,因为逆光刻技术。但采用和改变仍然是缓慢的,”他说。“DRAM直角线需求将给行业采用曲线模式的另一个原因。”

模式的挑战
面具后,运到工厂。面具是放置在一个光刻工具。然后,光通过掩模工具项目,这反过来,晶片上的图像模式。

从30 nm, DRAM厂商使用光学光刻技术和多模式。“记忆公司一直在做多模式更长的比逻辑公司,”David Abercrombie说项目经理高级物理验证方法导师图形。

“最大的区别在内存中设计,几乎一切都是手工制造。他们不依靠自动化分解。他们手工工艺分解,更多地依靠光刻模拟比简单的设计规则来创建最优分解方案,”阿伯克龙比说。这让他们推得更远更快的技术比逻辑设计师。由于依靠hand-optimized能力,多模式的解决方案,他们将能够在较小的尺寸没有EUV成功。它需要关闭流程集成的设计,不过。”

不过,有两个对DRAM模式的挑战。”首先是确保多模式过程打印小/密集的细胞功能,或内存碎片,在不损失质量的临界尺寸(CD)均匀性和偏差超过预算,”大卫·王说高级OPC产品工程师导师图形。“第二个区域是积极腐蚀过程与石印步骤在多个随机电路模式的模式。”

其他人同意了。“模式1 xnm half-pitches和联系人没有EUV肯定将是痛苦的。它需要冗长而乏味的工作持有CD统一和一致的质量、“SK海力士”李说。

DRAM单元
流中,下一个困难的部分是DRAM单元的制造。“DRAM两部分。一个是外围电路,看起来就像逻辑。基本上,你有一个传感应用程序和电路功能,”应用的平说。“另一部分是数组,你构建1 t1c记忆细胞。”

DRAM流,晶体管是第一,其次是电容器。今天的今日使用一系列埋设通道晶体管(B-CAT)结构和笨重finFET活跃的结构。

晶体管是困难的,但是比例DRAM生产的电容器是最大的挑战。电容器,它是空心的初始阶段,是一个垂直,cylindrical-like结构。

在每个节点电容收缩,这可能会导致内部结构的体积更小。相当于少电池储能电容器的电容。

但在每个节点,在DRAM厂商的目标是维持或增加电容器内的体积。为了完成这一壮举,DRAM厂商圆柱结构的高在每一代。例如,三星设计了一种新的蜂窝单元布局技术,比传统的广场不同布局方案。在传统的广场计划,布局由众多的小矩形。每个矩形有四个DRAM单元。第一行有两个细胞和两个在底部,由给定的对齐和分离。

在三星的高碳钢,DRAM细胞也行。而不是并行的方式排列,细胞交错,像一个蜂窝结构。

两个细胞之间的间距是高碳钢大7.5%,相比方形结构,根据三星的公园。此外,储能电容器的直径大于11%,广场的结构。总之,高碳钢使一个更大的和更高的电容器。”相同的介质材料,高碳钢的(细胞电容)大于21%的方形结构,”派克说。

一般来说,三个屏蔽层必须在20 nm高碳钢。相比之下,三星已经开发了一个自对准双模式(SADP)计划,只需要屏蔽层。流,高碳钢使用垫片形状形成沉积和蚀刻过程。“然后,另一个间隔沉积定义single-pitched高碳钢与三角形的联系,”派克说。

在工厂,这提出了艰巨的挑战。制造电容器,一个蚀刻工具蚀刻或演习垂直孔精确高纵横比。“现在,至少40:1,”应用的平说。“这是搬到50:1 60:1。”

在垂直电容器结构,metal-insulator-metal (MIM)材料形成堆栈。在堆栈中,绝缘子是基于high-k材料,使结构保持电容在低泄漏。

今天的MIM堆栈有时被称为款ZAZ电容器。二氧化锆是当前high-k材料。“这个行业想有一个更好的比氧化锆氧化物的介电常数,“萍说。“你可以提高介电常数。基本上使额外的空间更少。”

这个问题?款ZAZ电容器行业必须继续使用。下一代high-k材料没有准备好。他们是复杂的,受到高泄漏。

电阻率
与此同时,在每个节点,DRAM的电阻率增加,尤其是在位线。在一系列DRAM, bit-lines word-lines。Bit-lines连接到晶体管。这些电线与细胞移动数据。

“位线电容需要维护一个可接受的信噪比降低,”杨说,全球产品小组的首席技术官林的研究。“这将驱动采用lower-k垫片材料或使用空气隙取代bit-lines之间的介质。

“增加细胞耐药性是另一个问题随着DRAM单元继续规模。减少外部阻力和通道电阻,接触面积等新集成方法优化、垂直门,和埋金属bit-lines正在探索,”潘说。

为了解决位线阻力问题,三星已设计了一个摘要技术。流的位线组成。位线夹在一个单独的牺牲材料,氮化硅材料。

然后,牺牲材料被使用等向性蚀刻,形成一个缺口或摘要。因此,位线的寄生电容下降了34%,根据三星的公园。

过程控制
和之前一样,DRAM必须经过各种检查和计量的步骤。“在一个平面,非均匀结构,横向扩展是主要的挑战,”尼克莱德斯莉娜说,副总裁和总经理的迅速的部门KLA-Tencor。“横向扩展将驱动需要高分辨率的检测能力捕捉小产量杀手的缺陷。”

过程控制还包括其他挑战。“从20 nm过渡到1 xnm在DRAM将包括几个过程和集成挑战。更多的流程步骤和高纵横比的特性,减少过程变化和改善过程控制是绝对关键的方法来实现所需的CD富达一致性和模式,“兰姆潘说。“最后,处理成本管理效率比以往任何时候都更重要。”