10纳米工厂挑战

2015年一个有希望的开始后,半导体设备行业正在经历一场轻微的间歇。

然而,暂停预计将是短暂的。的供应商3 d与非设备预计今年晚些时候添加更多的工厂产能。大约在同一时间,铸造厂预计订单第一批大量生产工具10纳米。在10纳米,芯片制造商计划开发新一代的finFET晶体管。

事实上,10 nm指日可待。台积电,希望进入10 nm finFET“生产风险”到2015年年底,与批量生产预计将于2016年末。一般来说,10 nm的铸造厂希望批量生产到2017年。

不用说,有几个未知数和变量。可以肯定的是,10 nm finFET技术将复杂的和昂贵的。和整体时间10 nm也仍然是一个问题。

“有变化在10纳米,和一些重要的。但晶体管不会改变。说:“这仍然是一个finFET Gangadharan于高级营销主任应用材料。“所以10海里会如何?很多取决于14 nm。根据铸造厂的速度学习问题14 nm,会告诉你大约10纳米。10 nm本身是复杂的。但如果你做得不太好在14 nm,和你不学习功课,10 nm肯定会更加严格。”

铸造厂和他们的顾客仍然得到他们的手臂在16 nm / 14 nm finFETs问题。模式,互联和过程控制可以说是最困难的制造步骤16 nm / 14 nm。

在10 nm芯片制造商面临着同样的挑战,但也出现一些新的和不同的问题。光掩模生产,将变得更加困难。工厂流程更为复杂和变化在上升。

这个行业需要掌握10纳米制造问题为了有更现实的期望的时间表。帮助该行业领先,半导体工程组装一些更具挑战性的流程步骤列表在10纳米。

掩模制作
极端的紫外线(EUV10 nm)光刻错过了市场窗口。因此,芯片制造商将扩展193纳米光刻技术和多模式到10纳米。处理衍射问题,光掩模制造商必须使用各种十字线增强技术(ret)面具。

RET,称为光学邻近校正(OPC),用于修改面具模式来改善晶片上的印刷适性。OPC利用辅助功能,在每个节点变得更小、更复杂。

“面具形状较小的和更复杂的我们去14 nm,它将继续变得更小和更复杂的10 nm,“安琪》说,董事长兼首席执行官d2。“虽然写的主要特点是相同的大小和之前一样,这个过程需要更大的窗口。这将增加对OPC的需求将日益复杂的形状。最低SRAF大小将小于60 nm,和预期的形状在面具后的过程模糊正交1 d特点将越来越少,越来越多的曲线形状。OPC将输出直线形状,但慢跑尺寸足够小,预期的面具的形状将曲线。”

结果,写时间和成本,可能会增加面具在10纳米。挑战的“检查变得更小的复杂形状。CD-SEM与非正交的形状也变得更具挑战性,”》说。“这些问题导致晶片平面分析作为一种增加的趋势以减少的负担已经加载目标机器。面具3 d效果变得更加shape-dependent与越来越多的非正交的形状的面具。,这将对晶片性能有显著的影响。晶片平面分析,特别是对CD-SEM,将越来越多地3 d。”

总之,面具制造商可能需要重新考虑。“执行仿真面具热点验证变得非常关键为了避免面具热点逃离光掩模店,”他补充道。

工厂流动和变化
显然,每个节点的流程步骤变得更加复杂。“如果你看看与扩展相关的成本和技术挑战,非常高,”杰夫说,新兴业务的副总裁林的研究在最近的一次演讲。“有问题你去10 nm和下面。你必须操纵原子层面的东西。接口变得更为重要。”

有鉴于此,芯片制造商面临着有时忽视challenge-process变异。变化可以被定义为任何偏离预期的目标。“可变性的死亡工厂”,托马斯·考尔菲德说,高级副总裁兼总经理工厂8GlobalFoundries。

过程变化的问题是明确的。“可变性担忧继续升级越来越小的节点,走“应用Gangadharan说。“这不仅仅是一个特定的过程。累积,因为你有来自光刻过程的可变性,腐蚀、沉积和流中的每一步。”

那么解决方案是什么?“这就是为什么你有非常复杂的技术统计过程控制,故障检测控制、智能采样和综合计量,“GlobalFoundries·考尔菲德说。“所有这些管理和校准值点的变化,并使用反馈信息做出调整。(过程控制)已经存在一段时间。但每年,它必须是严格和复杂得多。”

模式
光刻技术仍然是最大的挑战,最昂贵的步骤,在工厂。“我们正在研发10纳米。在大多数情况下,多个模式。显然,挑战是你添加更多的流程步骤,成本和周期,”布赖恩说Trafas,首席营销官KLA-Tencor。

从那里,在光刻细胞芯片制造商面临着几个挑战。“193我使用多个模式比EUV,这意味着边缘位置误差必须仔细预算,需要管理,处理成本和EDA / OPC妥善处理大量的分裂和着色模式,”哈米德Zarringhalam说,尼康的执行副总裁。

事实上,芯片制造商将在10纳米三倍或四倍的模式,这将是更加困难比双模式掌握16 nm / 14 nm。

关键的金属层,芯片制造商可以沿着两个不同的路径之一在10纳米。在一个路径,有些人可能会使用一个litho-etch-litho-etch-litho-etch实现三重模式(LELELE)流。这是更复杂的工厂,但它允许更灵活的集成电路设计。

还有一些人会拥抱自对准四模式(SAQP)。这是工厂流中不那么复杂,但是它也有一些缺点。“这意味着你执行单向布局。1 d意味着一旦实施限制,你可以控制变化”,称开尔文低,铸造营销高级总监三星。”与此同时,你在做设计师的生活更加困难。你减少了自由度的布局你的ip。”

三级模式和SAQP,两种方法有一些优点和缺点。“Litho-etch-litho-etch (乐乐)是一个好方法使漏洞,例如,“应用Gangadharan说。“与spacer-based模式,你是画线。洞,你需要做一个正方形。然后你用蚀刻,转换成一个洞。在litho-etch,你可以打印一个洞。你不能这么做行和逆电流器。”

这个问题?“蛮力的方式,你可以做litho-etch-litho-etch多次获得你想要的尺寸。但覆盖变得更加难以管理。成本可以通过屋顶在某种程度上,”Gangadharan说。“spacer-based模式,在某些方面,可以帮助解决覆盖。Spacer-based给你一些救济直线边缘粗糙度和线宽粗糙度。”

SAQP,芯片制造商也可以走向一个更简单的两步模式流使用线条和削减。模式相对简单。困难的部分是让精确的削减。

LELELE和垫片共享一个共同的特征。都是依赖于蚀刻步骤,去除材料来帮助塑造的艺术设计。finFET生产,难的是让鳍在腐蚀过程中一致的高度。不精确的鳍模式可能导致的变化。“没有传统的挑战与腐蚀将在10纳米,改变“Gangadharan说。“唯一收紧在一定水平的一切。”

互联
在芯片生产,backend-of-the-line (BEOL)就是互联形成在一个设备。Interconnects-those微小的布线方案在每个节点设备变得更加紧凑。反过来,这导致性能退化,增加阻容(RC)延迟芯片。

说:“这仍然是一个巨大的挑战Sree Kesapragada,全球产品经理在应用材料。“它需要创新的材料和设计方面。钢筋混凝土是一个函数的长度。使设计师的责任,以确保在关键的水平,对权力的转让信息,例如,你不超过一定长度。”

帮助解决RC延迟问题的一部分,芯片制造商已经推出了新材料在金属化流。从20 nm,钴取代衬钽。有助于促进钴铜种子的连续性的障碍。同时,氮化钽(TaN)利用的障碍,将延长到10纳米。

检验和计量
和不甘示弱,晶片检查和计量10 nm将变得更加困难。“每个纳米都很重要,”KLA-Tencor Trafas说。“有非常紧密的CD和覆盖在得病的预算。今天,我们正在寻找有得病的误差来源还有平以外的误差来源。我们需要监视和测量这两个。”

对finFETs,给定的计量工具必须在三维空间中12个或更多不同的测量。“挑战是如何测量深度,海沟,侧壁角,CD和粗糙度的决议,“Keibock Lee说,总统的公园系统,原子力显微镜(AFM)工具的供应商。

最终,没有一个工具,可以处理所有计量需要的工厂。因此,芯片制造商使用混合计量技术。在这种方法中,芯片制造商使用不同工具的混搭技术,然后结合的数据。