10 nm之后是什么?

一段时间,每个节点的晶体管数,芯片制造商大约翻了一倍,同时削减成本29%左右。IC缩放,反过来,使芯片更快和更低的成本,最终转化为更便宜的电子产品有更多的功能。

消费者已经习惯了摩尔定律的好处,但问题是多久?基于今天的finFETs和芯片平面完全耗尽的绝缘体(FDSOI)技术预计将减少到10纳米逻辑节点。

现在,芯片制造商正在评估和定义7纳米晶体管选项逻辑节点,将于2017年至2018年的时间段,5 nm探索性阶段。许多芯片制造商甚至看到一个扩展路径3海里,这是近十年。

但是在7海里,仍没有共识晶体管技术将使行业传统cost-per-transistor曲线。保持曲线将是一个艰巨的任务。今天,事实上,有令人不安的迹象表明,cost-per-transistor曲线20 nm节点正在放缓,可能在14 nm,这可能使摩尔定律和影响新芯片的价格/性能。

因此,芯片制造商的挑战之一是让cost-per-transistor曲线回归正轨。在短期内,finFETs平面FDSOI似乎可行的解决方案。但是在7海里,芯片制造商现在已经缩小了选择和评估四个左右基本contenders-III-V finFETs;gate-all-around finFETs;纳米线finFETs;和SOI finFETs。5,也许3 nm,行业是看着这些技术+隧道场效应晶体管(TFETs)。

同时,扩展,而是其他路径垂直为2.5 d / 3 d堆叠和单片3 d死去。在遥远的未来,都有几个奇异的技术选项,如碳纳米管和石墨烯。

芯片制造商的一个挑战。“我们预计将在两年的节奏永远做得更好,”凑说,“Mayberry迈克尔说企业技术和制造业集团副总裁兼英特尔组件研究。“从技术的角度来看,我们有比以往更多的选择。这是一件好事。这意味着我们有一份工作。这也意味着我们有更多的工作要做。因此,我们需要做出明智的选择我们需要工作。”

即使是财大气粗的大公司没有时间或资源所有晶体管技术。最终的赢家和输家将取决于成本,工艺性和功能。“这不是一个问题技术更好,”Mayberry说。“问题是哪一个你能建造。”

评价的选项
7海里,或者更早,芯片制造商可能需要开发多个未来芯片架构。然而到那时,可能没有一个放之四海而皆准的芯片技术,为未来的系统满足所有必要的需求。“不会有单一设备的路线图,让所有的行动,”乔说De Boeck Imec的首席技术官。“我们看到的分叉,基于性能和低功耗技术。”

De Boeck看到未来的场景,芯片制造商将需要两个前沿晶体管类型和3 d设备。“这不是一个非此即彼的场景,”他说。“我们的观点是,芯片制造商将这些技术的发展。3 d将系统解决方案的一部分。”

所有的未来技术有几个挑战。“Gate-all-around垂直距看起来很有趣。但是如果我们跟设计师(约gate-all-around),他们会发疯。他们不需要知道如何设计所有这些功能,”他说。“(III-V finFETs)仍在路线图,但他们还没有可制造的。”

问题是未来的芯片架构的候选人将进入生产,哪些会留下。一段时间以来,芯片制造商一直在权衡各种选择,缩小。“当我们看任何节点,我们看四buckets-physical,电气、可靠性和成本,“Srinivasa班纳说,一个人,在GlobalFoundries技术人员的主要成员。

物理桶包括光刻技术和新材料。电涉及设备隔离。可靠性是自解释的。“可能有创新,但它必须是实际成本,”班纳说。

根据这些指标,GlobalFoundries能做些可靠的评估。“摩尔定律将继续7海里。除此之外,很有可能,”他说。“为设备架构,我们看到finFET将延长到7海里。为此,我们可能会需要高机动通道的材料。我们正在考虑硅锗,锗或III-V。”

到那时,这个行业需要在光刻技术新突破,互联和新材料。例如,“EUV需要在7海里,“他说。“但如果EUV是不存在,那么还有其他的解决方案。我们可以使用(多个)模式。有已知的光学解决方案。”

高级主管亚当品牌晶体管在应用材料科技集团,同意了。“有需求更多的晶体管。尽管复杂性上升,我认为我们可以继续使用这些已知的解决方案和使用工程来压低成本维持摩尔定律,“品牌说。

7 / 5 nm晶体管的候选人
与此同时,今天的finFETs和FDSOI技术预计将持续到10纳米。“然后,通过7海里,传统finFET将开始失去动力,”亚伦说中国农历新年庆祝活动之前更换灯笼内,项目总监在Imec逻辑器件。“大门的伸缩长度只是驱动静电学一个糟糕的地方。这意味着我们必须从根本上改变器件结构。”

7海里,领先的高机动finFET晶体管的候选人。在这个技术,finFET注射III-V材料的渠道来提高流动性。第一个高机动finFET的锗(Ge)可能会由PFET和拉伸硅场效应电晶体。通用电气拥有近四倍比硅电子迁移率。

5 nm,行业可能搬到新一代高机动finFET。领先的候选人是通用电气PFET和indium-gallium-arsenide (InGaAs)场效应电晶体。“比赛还没有完全结束,中国农历新年庆祝活动之前更换灯笼内说。“场效应电晶体,硅与III-V竞争。在PFET方面,你有了更多的选择。”

高机动finFET不是唯一的选择,然而。进入竞争在7和5 nm gate-all-around finFET。考虑静电学的终极设备而言,gate-all-around可以有两个或两个以上的盖茨,由III-V纳米线缠绕在通道。在一个例子中,三星最近演示了一个gate-all-around finFET 3.8海里。

“有不同的路径行业可以“说应用材料的品牌。“最有可能的途径是gate-all-around结构。已经有了设备到门的长度。这意味着已经有了晶体管工作适合以下4 nm节点,也许3.5 nm节点。”

制造这种设备是说起来容易做起来难。挑战是接触材料和如何使流动性高的纳米线的表面。“这些互补金属氧化物半导体设备规模,我们需要规模鳍宽度5 nm gate-all-around结构,”品牌。“他们会有n和p通道。我们将需要涂料的结构连接。所以,我们将需要使用保形掺杂技术。”

另一种技术候选人,SOI-based finFET,也越来越被人们接受。例如,IBM正在开发一种技术,被称为“积极扩大应变硅directly-on-insulator finFETs (SSDOI)。“SSDOI finFET有点类似一个FDSOI-based装置,阿里Khakifirooz说,一个顾问在IBM的工程师和科学家。“唯一的区别是,晶片氧化是一个应变硅层连着开始,而不是放松传统SOI晶片氧化硅连着的。所以,晶片作为晶片供应商已经收到拉伸应变SOI层,建成的”Khakifirooz说。

“我们有PFET解决方案。这不是抗拉应变硅。SSDOI是独立于设备的压力,”他说。“当然,过早地说5纳米技术将是什么样子的。但就应变和场效应电晶体的性能提升,SSDOI能够符合要求。”

与此同时,还有另一个SOI-like选择是三栅极硅纳米线场效应晶体管。“7海里的解决方案是什么?负责人Hiramoto敏郎先生说:“纳米线东京大学的教授。“不过,这不是传统的gate-all-around纳米线。我的答案是与反偏压控制纳米线。偏见是必要的处理变化和电源管理”。

除了互补金属氧化物半导体
研究人员也在寻找超过传统CMOS的各种技术,这可能出现在未来十年或更长。“在流动性方面,应变硅让你3倍的性能提升,“凑说。“Mayberry英特尔的“锗和III-V给你另一个10倍。但碳纳米管和石墨烯是流动性最高的材料今天知道。”

除了石墨烯和碳纳米管,研究人员也在努力看non-charged spin-based技术。“两个technologies-spin扭矩多数门和所有自旋逻辑有趣的方面。他们可以做多个输入单输出。也许花40元素与晶体管做事情,但它只需要5与磁逻辑,凑说。“Mayberry”“自旋扭矩畴壁和自旋波设备,原则上,可以做多层次的逻辑。”

所有的未来CMOS和non-CMOS解决方案看起来很有希望,至少在实验室里。“我们已经建成5 nm设备和规模较小的,”他说。“他们不一定伟大的工作,但我们知道我们可以小于。控制他们的能力是物理的局限性。有很多变化在实验室的设备。我们需要弄清楚我们进入生产之前。”