意外耦合问题越来越多

一个设计元素可能受到另一个设计元素影响的间接且通常意想不到的方式正在增加，这使得确保一个芯片(或一个封装中的多个芯片)可靠地运行变得更加困难。

电路的一个部分影响另一个部分的唯一方式是通过预定的电线连接它们的日子已经一去不复返了。随着几何形状变得越来越小，频率上升，电压下降，系统变得越来越大，意外耦合不能被忽视。如果不能识别所有这些潜在的相互作用，并在需要时采取行动，可能会导致芯片故障。

分析工具可以用于其中一些，但很少有完全定义的方法以整体的方式解决问题。那么需要考虑多少个耦合呢?

“有可预测的因素，然后有不可预测的因素，影响设计过程，”Pradeep Thiagarajan，模拟和混合信号IC验证解决方案的主要产品经理说西门子EDA．“通常情况下，设计师能够很好地处理设计中所考虑的可预测方面。分析确保使用晶圆代工厂认证的型号可以满足其功能规格。但正是那些不可预测的因素，比如意外的耦合或噪音，才会构成令人生畏的挑战。关键是这是一个看不见的问题，这就是它可怕的地方。”

新的封装技术正在增加耦合机制。“随着电子系统的复杂性增长，通过设计实现‘第一次正确’的细微差别也在增加，”公司系统设计和分析技术产品营销组总监雪莉·赫斯(Sherry Hess)说节奏．IC封装技术的进步就是一个很好的例子，因为影响3D-IC设计的几个挑战，其中最重要的是与插入体等芯片之间互连相关的电磁(EM)和热影响。”

信号和电源完整性
其中一些耦合已经存在了一段时间，并且更好地理解了。这包括信号完整性和电源完整性。西门子的Thiagarajan说:“信号耦合越来越受到先进工艺节点的关注。“这些节点促进和促进以功率、性能和面积为主要动机的更密集的芯片设计。然而，信号耦合的风险现在更加放大了。信号耦合是一个隐藏的问题。如果不能快速准确地检测到它，就会导致芯片发生灾难性的故障。你需要在设计验证过程中具有预见性，而不是被动地在硬件中发现这一点。”

问题越来越严重。Movellus总裁兼首席执行官莫•费萨尔(Mo Faisal)表示:“当你在芯片内部布线信号时，导线会变得越来越细，但却越来越长，这就使它们成为天线。”“它们会辐射任何经过它们的东西，这些东西会通过电磁波谱辐射出去。频率越高，波长越短。波长越短，传输效果越高，那么你的数字信号就不再是数字信号了。它们变成了微波信号，你不得不开始担心终止和反射。这需要一种完全不同的分析。它基本上需要微波设计进入包装。”

当一个包中有多个模具时，问题的范围会增加。“随着电路密度的增加，电磁干扰的可能性也在增加，”Cadence的赫斯说。“这需要一个完整的模拟解决方案，可以准确预测建成后的性能。在一个前期成本很高的产品中，比如3 d-ic将模拟与设计相结合，确保加快上市时间，同时管理成本，降低不确定性和风险。”

一段时间以来，电力完整性也一直是一个问题。“这需要一个详细的分析，当然是在芯片层面，”华为5G和太空项目总监肖恩·卡彭特(Shawn Carpenter)说有限元分析软件．“你有数十亿个门，其中许多门可以同时开关。这会干扰另一个子块，你的芯片的部分会干扰芯片的其他部分。你可以有效地将信号调制到电路的其他部分，因为电源被这些电源完整性问题上下拉。如果你的芯片包含无线电发射器，它的电源正在接收一定数量的调制，或者电源上有一些哈希和噪声，这就进入了最终的功率放大器，并可能成为最终传输信号中的互调产品。这可能会导致你的设备无法通过合规测试。”

电力完整性继续恶化。“在未来，我们将通过电力输送网络看到更多的耦合，特别是在新的节点和/或堆叠系统中，”Andy Heinig说，他是先进系统集成的小组负责人和高效电子部门主管夫琅和费IIS自适应系统工程部．“在集中式外部电力输送网络中，区块a可以通过开关活动产生的噪声影响区块B。在堆叠系统中，电源与晶体管之间的距离越长，空间越小，电源电压越低，问题就越严重。为了避免这样的问题，可以使用更多的模拟，以及具有更多功率调节器的新架构。”

先进的包装对针的可用性施加了额外的压力。Thiagarajan说:“你有供电线路，每条线路都有自己的dI/dt活动，它们正在穿越所有这些信号。”“当我们谈论的是更小、更密集的芯片时，芯片内部不同块之间的电源共享会越来越多。主要目的是减少芯片级引脚数量，但在这个过程中，这些共享电源电网和电线现在是频率和动态瞬态事件的载体，由它们自己的电路负载决定。这些信号现在会影响附近的任何信号。”

电力供应本身也在发生变化。“有关于宽带隙半导体的新技术，使用碳化硅，氮化镓公司电力电子设计软件产品经理史蒂文·李说Keysight．“正因为如此，电力电子设备不再以数万赫兹的频率工作。在一些设计中我们可能超过了几百千赫兹。随着开关速度的提高，电容器变得越来越小，电感也越来越小。但是随着这些更高的开关速度，电路板上的电感器开始成为电压峰值的问题。虽然您可以实现更小的尺寸，但噪音因素(潜在的噪音)会变得更大。你必须权衡这项新技术的利与弊。这些宽频带隙技术有一个学习曲线，更高的开关速度带来了这一套非常好的小组件。但与此同时，由于电路板上的寄生电感，每个人都看到了更高水平的辐射噪声和电压峰值。”

更新的问题
工具不能很好地理解或处理一些问题。例如，这包括3D系统中多个模具的热问题，或因频率增加而引起的问题。

虽然数字频率在近二十年来一直保持不变，但模拟电路却并非如此。”并行转换器不断突破新的界限，”蒂亚加拉简说。“如果你使用PCI甚至DDR，这些频率会持续上升。现在芯片上到处都是这些频率，这给关键信号增加了更多耦合问题。有模拟信号，如控制电压的vco，或带隙电压，它被认为是许多电路的稳定参考电压。这些对系统的运行至关重要。如果它们受到这些高频信号的影响，接下来你就会知道你有一个不稳定的锁相环或DLL，这可能会扰乱芯片内的整个生态系统。”

随着越来越多的模具彼此靠近放置，问题就会被放大。赫斯说:“操作的频率(和/或速度)正在持续增加。”“虽然就物理尺寸而言相当小，3 d-ic从电气的角度来看，设计实际上是非常大的，因此非常复杂。为了获得第一次成功，设计需要完整地模拟实际的电路布局，而不是切片和神奇地重新组装。”

弗劳恩霍夫IIS自适应系统工程部高级混合信号自动化组经理Benjamin Prautsch说:“尽可能早和准确地根据实际用例验证模拟组件是至关重要的。”“这包括数字微调和/或控制方案，工作点和性能漂移，负载条件切换，或从一个组件到另一个组件的反馈效应或包装的影响。早期建模这些用例、模拟组件和数字组件之间的交互是在设计过程早期识别意外行为的关键，在设计细节时产生更好的概述和更低的风险。”

虽然在过去，数字电路对模拟电路产生不利影响是很常见的，但这个问题已经成为双向的。Movellus的Faisal说:“如果在16GHz或更高频率的模拟电线上有任何电磁辐射，它将被本地数字电路接收到。”“根据你拥有的噪声范围，它可能会导致问题。如果你看看现在的数字设计是如何闭合的，你做了相当核心的可靠性和EM模拟，然后你把它带入计时闭合。同样地，在电源完整性分析中，你需要将其纳入时序控制，以确保数字电路能够按照设计的方式运行。”

此外，越来越多的芯片包含多种无线电，它们的频率也在提高。“想想手机，你可能有14个不同的射频系统服务于不同的频段，”Ansys的Carpenter说。“这些手机有GPS、几个LTE频段，低端有近场通信，高端有可能有毫米波系统。你还得担心那个紧凑的包裹里的所有东西。如果干扰进入接收器，可能会破坏它智能接收信号的能力。随着频率的上升，越来越多的东西成为有效的天线，当我们进一步降低电压水平时，当我们试图减少为我们负载的电子设备的功率消耗时，这是一个非常微小的空间。在有效的数据交流和比特误差率之间存在着巨大的差距，而比特误差率会上升到堵塞一切的地步。”

无线电频率增加了复杂性。Keysight的系统仿真部门经理Ian Rippke说:“你过去可以很容易地对有一些损耗的被动电路建模，或者可能是一些更复杂的模型，比如S参数模型。“但在25GHz、39GHz、商用无线频率或汽车雷达频率高达77GHz，或新兴的6G环境达到100+ GHz时，在这些频率下没有任何东西是被动的。万物都在寻找辐射和传播的方式。无论是数字还是射频组件，在某些时候，封装看起来不再像传统的大于四分之一波长，它开始对整体信号产生一些实际影响。”

在2.5D和3D系统中，另一个日益成为问题的耦合是热耦合。Hess说:“随着设计人员减小设备尺寸并集成更多组件，热管理对于确保产品寿命和减少平均故障间隔时间(MTBF)至关重要。”“整个设计必须完整地模拟其电气可行性，但也要考虑其电热可行性。”

这可能需要在建模方面进行重新思考。费萨尔说:“热流的频率往往要低得多，需要在很长一段时间内进行模拟。”这就是建模的用武之地。当你开始做热分析时，你不必担心每一个晶体管。你只需将它们整合到几个电流源中，然后运行许多较小的模拟。”

活动的依赖
增加挑战的是，其中许多耦合是依赖于活动的。卡朋特说:“结果取决于你如何使用这台设备。“这可以改变你在电源轨道上的调制类型，它们耦合到信号总线上，进入中频链等。要探索所有这些，除了建模和仿真，没有其他方法。”

这将是一个重大的挑战chiplets，此时相邻设备的活动未知。Thiagarajan说:“你可以有一个以不同方式包装的基模。“所以现在，尽管你可能有一个设计，但与不同的应用相比，它可能有一组不同的PVT角来表征和验证。可能存在您在新版本中看到的耦合，而在先前应用程序的PVT版本中这种耦合并不普遍。也许它发生在一个有低电压净空的电路上。也许在第二个应用中，有更多的高频信号，或者在另一个应用中不存在的某个时钟。也许在其他应用中发生了更多的电源dI/dt开关，并可以耦合回该信号。”

为所有这些可能的交互进行计划是必不可少的。“一般来说，由于电容/电感耦合，快速开关信号(称为侵略者)可能会对低活动信号(称为受害者)诱导不必要的干扰，这可能会显著降低整体系统级性能，”Francesco Settino说，该公司信号和电源完整性工程师英飞凌．“这些问题可能会导致包的重新设计，因为在开发周期中发现的规范违反问题太晚了。因此，包装设计开始在最终产品的成本和性能方面发挥关键作用。”

这可能需要新的建模和分析能力。卡朋特说:“共存建模可以探索其中一些问题，即使你正在把系统框图放在一起。”“一组特定的积木能很好地配合在一起吗?”他们会干涉吗?或者这个设计是我们需要调整的，我们能从这个提议的设计中的失败中理解什么?当我们用建模和模拟来检查它时，可以从中收集到什么见解，以便我们了解应该避免什么，或者在哪里可以获得更多利润?”

在各个层面上，都需要新的模式。Fraunhofer的Prautsch说:“模拟的建模和模型改进应该是设计和验证的一个组成部分，以快速识别潜在风险并尽早解决问题。”“快速建模和/或模型细化的方法，以及跨设计领域和验证改进工具和设计自动化解决方案的接口，是获得更广阔的视野，从而更好地理解和减少耦合效应的关键活动。”

工作流的各个部分结合在一起并获得工具支持。Thiagarajan说:“这是一个循序渐进的分级过程。”“一旦你审查了你的街区，你就需要考虑它可能会与哪些街区对话，并了解周围的环境。这些边界之间的哪些信号会受到邻近效应的影响。这是一种蛮力法，并不简单。你试图为特定的刺激分离出一个需要分析的关键路径。然后你改变刺激来触发不同的功能机制，这可能会影响不同的输出路径，从而影响其他信号。”

这些问题目前正在用零碎的方法加以解决。费萨尔说:“没有一种方法可以通过购买或组装来做到这一点。”“也就是说，大型团队确实有处理这些问题的内部方法。人们用自己的方法来做这件事。没有一个整体的工具——一个工具或工具的子集——可以很容易地拼接在一起来处理它。负责这项工作的人扮演着空中交通管制的角色，以确保所有的部件都能很好地发挥作用，所有的分析都能完成。它们可以用许多不同的工具来完成。新的EDA工具通常来自芯片设计师，然后它们被EDA公司吸收。这也是这里发生的事情。芯片团队正在研究如何对其建模，如何对其进行管理，然后慢慢地将其纳入系统。”

目前确实存在用于信号和电力完整性的工具，这些工具正在扩展并集成到流程中。其中许多解决方案还处理与适当的抽象相关的问题。

更多的工具和流程正在出现。Hess表示:“Cadence提供了一个统一的工作流程，从概念到制造的角度，从IC设计开始到结束，并包括EM和ET分析。“一个流线型的高级包装解决方案为客户提供了一种模型-你做什么(MWYM)方法，可以快速、高效和可靠地提供工作设计。”

其中一些工具使用了新颖的分析技术。英飞凌高级首席工程师、混合信号架构师Frank Praemassing表示:“英飞凌的研究工作专注于开发一种利用机器学习(ML)算法的方法，从开发周期的早期阶段就能实现优化的soc包协同设计。“主要目标是检测由于包级别的信号完整性问题而可能发生的系统级别的潜在规范违反问题。因此，它可以为封装设计开发提供指导，并向芯片设计开发提供快速反馈，以优化最终的芯片封装设计，节省开发成本和上市时间。”