焦点转移到芯片内部的评估时间保证金和改变谁负责什么。
越来越大的压力来提高集成电路可靠性在安全、关键任务应用程序引发需求定制自动化测试模式生成(生成)来检测小时间延迟,和芯片遥测电路,它可以评估时间保证金在芯片的一生。
知道时机保证金在信号路径可靠性已成为一个重要的组成部分。时间关系是中央数字逻辑函数和高速I / o,他们需要理解和规划在设计过程的早期。事实上,DFT/ DFx-based方法已经篡夺了高性能的必要性吃了检测缺陷的测量高速I / O。结果,测试工程师今天是生成非常具体的测试向量为小屏幕时间延误造成的缺陷和不成熟的电路老化。
在过去的几年中,微妙的时机延误硬件有臭名昭著的沉默的数据错误的主要原因之一,由元描述和谷歌。[1,2],加剧了汽车芯片非常高质量的要求,这需要更有效和高效的测试。时间是一个关键组件的测试。作为实现其10 - ppb失败率,NXP现在包括屏幕微妙timing-related问题有针对性的测试。[3]
”当你有重要的应用,当然你需要确保所有可能的手段,确保质量——特别是如果你想要这些失败率很低,”首席执行长Dieter Rathei指出博士产量。
这些质量期望创建一个更大的兴趣生成时间算法可以使小延迟。
沉默“鉴于这些,剖析数据错误)缺陷似乎上下文和数据相关,似乎我们是错过了关键路径或边缘路径的测试过程。slack-based过渡延迟生成最终业内最好的结构化的方法找到小延迟缺陷在设备内部,“杰出建筑师亚当Cron说Synopsys对此。“Slack-based过渡延迟生成向导模式生成器来创建一个模式,通过最小松弛路径错误。这可能是最高分辨率生产测试用于结构化,scan-based模式的一代。”
也在推动先进工艺节点识别任务配置文件之间的差异和实际现场使用。这是加剧了加速电路老化,可以缓慢的信号路径,更糟糕的是通过连接设备的I / o数量。但采用自适应电路在I / O的改变了生产测试espectations吃定时测量能力。
“DFT可以放松外部定时需求在测试。新兴片上监测DFT技术提高到一个新的水平,提供一个很好的机会来收集准确的时间信息,似乎是一个广泛的目标——die-to-die (D2D)接口和内部关键时间路径,”艾德说,先进的数字战略营销经理Teradyne。“在这些情况下,吃的工作是为了方便设置/执行测试,有效地获取监控数据,并可能执行非常快的地方边机器学习处理算法根据这些测量。”
测量时间
测量目标确定什么是重要的评估时间。例如,当寻找延迟缺陷工程师通常适用于测试向量,强调时间的关系。技术上不测量时间。相反,它识别的模式,给出了信号至少赶到下一个时钟边缘的可能性。
测量保证金在实际的道路需要一个特定数量的转换。不足的变化数据状态的影响幅度测量的信心。
一个相对比绝对测量测量规定不同的需求。绝对测量,精度代表时间的最小增量,可纳秒、皮秒。测量精度是实际和测量之间的区别。因为相对测量评估基线测量的时间的变化,时间的准确性是不那么重要了。
除了精密度和准确度,时间测量方法应包括重复性。重复测量,触发器的设置和保存时间细微变化可以导致不同的数据被抓获。改善可重复性,平均几个重复测量最小化设备噪声的影响,导致触发时机的变化。
考虑路径的测量要求保证金监控。“通过所有的延迟元素,它在每条路径搜索边缘。一旦你找到你设置监控和等待改变,“Synopsys对此的解决方案架构师Firooz马苏迪说。描述与边缘测量所需的可重复性,他补充道,“我们完成保证金后实际现场数据,我们检查利润每一毫秒,因为这是最好的方法来构建一个概要文件和跟踪变化。和吃的建议同样的测量两到三次。你想要捕捉的设置是正确的时钟边缘。”
生产测试和时间测量
之前所需的分辨率和精度吃销电子贺卡已经在25到50 ps。跟上I / O数据速率大于5 giga-transfers每秒需要1到5 ps的决议。
“从吃的角度来看,像时间平整(即DFT和特性。调优时间关系)DDR接口早就废弃需要做速度测量对SoC高速I / o设备批量生产,”Teradyne的生说。”,而“标准”吃数字频道将会更快的随着时间的推移,频率只是故事的一小部分。测试所需的定时精度倾斜不同的I / o并行总线之间只有通过非常专业的仪器设计,以及严格的校准仪器,结合错误的套接字接口板和设备。所有这一切将成本远比SoC制造商实现找到性价比高容量生产。”
检测缺陷的影响时间性能,产品和测试工程师可以在更高的时钟频率应用功能测试模式。对于扫描DFT的设计,他们可以应用生成过渡故障模式。然而,这些都是最先进的CMOS工艺节点不再足够了。“常规转换断层非常擅长发现总时间延迟,但可能会错过我们定义为一个小延迟缺陷,”Lee哈里森说主任Tessent IC解决方案西门子EDA。
小延迟缺陷已成为重要的大型SoC设计由于系统缺陷。”显然,有一个非常艰难的设计规则,你必须使用尖端技术。与前面的技术,一些失败的系统的性质,”首席技术官Andrzej Strojwas说PDF的解决方案。“这扮演更重要的角色,因为你将无法消除系统误差。我们看到从真正的批量生产数据系统误差是重要的,需要筛选。这是一个真正的当前生成故障模型的弱点。”
发现小defect-driven延迟需要一个更为深思熟虑的方法,通过信号转换断层传播路径之间花费的时间旅行人字拖。这也被称为路径用最少的松弛。
“Slack-based过渡故障测试生成试图使过渡的用最少的缺口。这意味着越小的缺陷,更大的机会你必须发现缺陷,“Synopsys对此的Cron说。”然后,通过添加cell-aware,得到两个缺陷类型或停留在断层模型比传统的过渡。尤其与finFET过程有关,如你有multi-gate细胞有细胞内。”
图1:一个小延迟缺陷和可能的捕捉人字拖。来源:Synopsys对此
产生这样的模式需要设计数据路径延迟,也称为时间保证金或松弛。
“slack-based转换延迟测试,通过设备故障传播特定的轨迹拓扑。延迟故障缓慢过渡到门电路输出上升或下降。就是这样,你可以发现同样的错也许100不同的方式在人字拖之间的组合逻辑,“Cron说。“但是如果你知道这些路径通过节点上的松弛,然后您可以尝试遵循从该节点向后过渡到最坏的松弛发射失败,并期待最糟糕的松弛接受失败。你正在测试这个错误的道路,松弛低于你的通用转换延迟测试。”
图2:Slack-based cell-aware生成选择路径延迟的时间越长,用最少的路径。来源:Synopsys对此
然而,它太贵了在所有过渡使用错误,并把它应用到路径是没有意义的,有足够大的松弛,这样小的延误不会影响功能。工程师需要遵循这一过程允许明智地使用这些生成的模式。
“启用生成工具来选择正确的路径进行宣传,它需要成为timing-aware,这可以通过阅读完整的自卫队设计数据库,“西门子EDA的哈里森说。”那么重要的是定义一些工具与目标的边界断层,坐在一个路径,计算延迟是80%的时钟周期,例如,或目标路径的松弛时间小于X ns。这些边界将生成一组非常有针对性的小延迟缺陷模式。工程师目标小延迟缺陷在设计高速数据路径,在特定路径自然不会被发现当使用常规故障测试生成过渡。这种技术经常用于测试的设备正在推动的边界时钟速度。”
嵌入时间测量
检测小延迟缺陷特征的自然延伸的时机,或松弛,在一个路径。这是完成了在线监控,有时被称为遥测电路。评估时间保证金可以用派生模式、功能模式或自然发生的活动。
“路径保证金监控措施实际路径的延迟。监视器是规模较小,所以设计可以有100 - 1000监控蔓延到死。这允许监视的状态设计的时机保证金在死去。解决5到7 ps,它使捕获变化由于温度和电压概要的死,“Synopsys对此的马苏迪说。“基本上,你可以决定哪些部分的死可以运行速度。这是通过一个串行链接连接在一起的中央控制器管理校准和监控。此外,还有一个软件驱动程序及其相关分析收集的数据和有意义。”
设计师需要考虑多个属性在放置显示器。
“精确测量,他们需要仔细地放置在监控失败和相同的时钟,尽可能平衡,消除可能的错误,“近红外光谱切断说,商业拓展部的高级主管proteanTecs。”与此同时,必须注意不要破坏的逻辑位置和导致关键区域已经过度拥挤。还其他的显示器必须放置在附近与根源分析帮助。”
图3:测量最小路径与代理保证金保证金在正常操作期间在高覆盖率。来源:proteanTecs
保证金监控需要描述,然后监测。“关键路径延迟的反应取决于当地的电压变化,门类型和大小组合在时间路径,NBTI退化影响的信号活动,流程和布局变化背景下,“切断说。“这使得它几乎不可能获取实际时间利润与简单的环形振荡器,甚至关键路径副本不相同的工作负载条件下行使。因此,准确测量实际的利润率在关键路径现场正常运行成为必须。关键路径的选择监控虽然是关键,但并不是所有的顶级关键路径可以被监控(实际原因)和道路秩序在真实的应用程序中不一样的模型。proteanTecs提供智能算法来选择正确的时机道路监控,实现高覆盖率的节点数量和关键路径,以及代表群体的路径。”
图4:潜在缺陷检测使用保证金代理。来源:proteanTecs
在描述过程中,工程师确定保证金为每个单独的路径。通常,延迟生成使用延迟锁定环(DLL)电路。这导致延迟步骤独立于过程变化。因为保证金监控时触发时机利润率变化,每个延迟步骤应该差不多大。
“利润率是衡量在产品周期的所有阶段,从晶圆测试、包装设备测试,描述,系统测试,和攷虑使用,“切断说。“这个系统可靠性提供了宝贵的见解,性能,权力,和成本优化的机会。使用边缘代理的一个额外的好处是,检查每个工作负载的关键路径的报道。”
图5:设置路径保证金监控。来源:Synopsys对此
工程师还想描述时间的关系在嵌入式内存访问时间。
“一个时钟延迟监控可以测量任何路径延迟经历,包括网络精度高,即。1皮秒的决议秩序”,马苏迪说。“这是主要用于记忆特性,在测试芯片或在表征阶段的生产设备、测量设备的性能。数据访问时间是一个SoC性能的限制因素。此外,它可以测量不同的特征,就像时钟占空比可以改变,因为设备从盘中过渡和由低可以不同。通常不是监控的一个关键项目的延迟你的时钟。所以通常有50皮秒或更多的延迟,根据技术”。
图6:时钟延迟监控功能。来源:Synopsys对此
结论
测试的时间需求的转变改变了现代soc的生产测试期间吃的角色。特别是DFx篡夺了需要高分辨率的仪器测量的I / O时间关系。因此它需要DFx升高早在设计到制造流程。
测试数字逻辑延迟缺陷现在要求过渡故障模式,但其能力暴露小延迟缺陷需要高度的测试向量。和与这两个转变是一个承认测试继续芯片的一生,已经打开了门内部遥测电路,可用于评估时机保证金在数字,内存和I / O电路。
引用
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