一对一:马克波尔

半导体工程坐下来讨论过程技术,晶体管的趋势,芯片封装和其他主题的马克•波尔高级研究员和英特尔的流程架构和集成主管。

SE:英特尔公司最近推出了新14 nm芯片基于其过程。你能简要描述14 nm过程?

波尔:这是我们的第二代,三栅极技术。所以它的所有功能的第一代等等。它薄硅鳍,但我们使他们瘦和高。我们包装他们走得更近。它仍然具有hafnium-based high-k电介质和金属栅电极,但他们只是小。

SE:在22纳米,英特尔finFET 60纳米技术的翅片间距、翅片高度34海里。在14 nm,翅片间距和高度都是42海里。稀释剂和高鳍的聚会吗?

波尔:提高了静电学的鳍。所以门更好的控制电流通道的流动。它打开和关闭更好。也许更重要的是,它有更好的性能在低电压,部分原因是它的可变性较低。改进的可变性允许我们操作电路在低电压。当然,低电压意味着降低有功功率。

SE:英特尔的三栅极技术,有很多谈论鱼鳍的形状。那是什么呢?

波尔:我们有各种各样的评论我们在22纳米的梯形鳍。他们不是完美的矩形。对22纳米时代,为我们工作。我们知道怎么做在高卷。事实上,我们已经出货5亿芯片。但我们知道那时,理想情况下我们希望又高又瘦的鳍。与第一代三栅极经验背后,我们学会了如何做这些进一步改善在14 nm,包括学习如何制作鱼翅又高又瘦。

SE:英特尔多远领先于竞争finFET技术?

波尔:你永远不知道,直到我们的竞争对手。2015年,我们将看到其他公司船三栅极或finFET晶体管。然后,我们将会看到他们所提供的尺寸,功能和性能。与此同时,一些公司刚刚开始船20 nm平面产品。所以,我们运输第二代三栅极技术,虽然许多工作船代。

SE:英特尔没有经历一些产量和缺陷问题14 nm过程?

波尔:没有一个奇观。这并不像是我们不知道如何做的鳍或我们不能做紧的互联。它只是一个各种各样的问题。有些是随机的。有些是系统的。一些人有关晶体管。一些有关互联。因为太小和先进的特性,学习如何解决这些问题是很困难的。但是我们这样做。我们花了一点时间比我们会喜欢。

SE:你是什么类型的模式技术使用在14 nm和极端的紫外线光刻技术(EUV)呢?

波尔:我们使用的是193海里浸泡,spacer-based光刻14纳米技术。看起来是可扩展到10纳米。所以我们不需要使用,或等待EUV 10纳米技术。现在,我使用一个工程师团队探索我们的7纳米技术的替代方案。更是如此,我们希望EUV 7海里,但我不能指望。所以我们也探索7海里的non-EUV版本的选项。它看起来可行。在这个早期阶段,我们可以取得更好的密度和更低的成本。但是如果我有EUV,我可以做得更好。所以我们仍然关注和探索EUV 7海里,但我们不是完全指望7海里。

SE:你能延伸193海里浸泡和多个模式3海里?到那时或更早,这个行业需要八倍的模式吗?

波尔从一个学术的观点来看:也许,你可以这样做。您可以继续添加面具。理论上,你可以达到非常小的特征尺寸。但是有两件事在这里会限制你。一个问题是成本。有很多层。你可以实现这些小的特性,但它将花费你那么多,你还没有达到每晶体管成本较低。还有其他东西会限制你。你会有这么多的抵制步骤形成一层。当你进入下一层,你对齐到哪一个? So you have an alignment sequence that you have to worry about. Those layers could be misaligned relative to each other and these alignment tolerances add up, especially when you talk about 7nm technology.

SE:互联和RC延迟扩展吗?

波尔:与晶体管、互联会慢一些。你可以用更多的分层互联地址。当然,我们正在研究新的材料和电介质材料超性能。

SE:在7海里,这个行业可能需要使用III-V材料的渠道来提高流动性。一般来说,III-V技术的地位是什么?

波尔:锗明显的领先候选人p通道的设备。N通道是一个严厉的问题。你可能需要看更多的异国III-V材料。但改变通道材料大幅增加的复杂性,不仅因为它可能需要不同p和n,但你可能需要改变在硅衬底材料。然后,你需要担心如何得到这种新材料在硅。你需要担心使晶体管在很宽的应用程序,从高性能极低的泄漏。所以III-V渠道必须不仅提供高性能功能也非常低的泄漏。在非常低的泄漏,你受限于结构隧道。亚阈值漏可能是一些III-V材料更多的问题。所以发展中一个普遍的或广泛有用,晶体管从高性能到极低的泄漏是非常具有挑战性的任务。

SE:有人说III-V材料被排除或延误。有什么想法吗?

波尔:其他公司可以选择采用III-V推,因为所有的问题并没有解决10 nm的一代。工具准备似乎并没有这个问题。主要是物理设备。

SE:在7海里,这个行业可能需要去一个新的晶体管结构。选项包括III-V finFETs, gate-all-around场效应晶体管,量子阱finFETs和SOI finFETs。英特尔已经决定对其下一代晶体管技术吗?

波尔:我们的研究小组广结人脉的晶体管的选择,最好7纳米材料和结构。我们还没有做出决定。回答这个问题成为一个更加复杂的问题。你不仅要小,提供更好的性能,但它也有低电容和低泄漏。这是一个高要求。

SE:一些人认为gate-all-around在7纳米行业的领跑者。任何评论?

波尔大大:不会让我感到吃惊。我不会评论除此之外的英特尔眼中的最爱。

SE:多年来,英特尔驳斥了SOI。你改变了你对SOI的立场吗?

波尔:我们还有一样的开放的心态已经很多年了。我们看着SOI,但大部分继续提供我们想要的性能特性以略低的成本。也许有一天,或在某一代将会改变。但它还没有。

SE:英特尔公司最近宣布了一项先进的包装技术称为嵌入式Multi-die互连桥(EMIB)。那是什么?

波尔:我们考虑包装问题。硅插入器的解决方案。你可以紧互联连接两个或两个以上的硅晶片,但它是昂贵的。所以我们宣布我们称之为嵌入式桥。它有许多的好的硅插入器的特点,而不是成本。这是一个非常小的桥,就这两个芯片之间要连接在一起。这小块硅嵌在打包衬底。你仍然可以得到非常密集的芯片之间的带宽连接,但是没有真正的硅插入器的大量成本。

SE:这是否意味着英特尔驳斥了tsv做先进堆死的想法?

波尔:没有。我们有一个非常活跃的TSV程序。这是成为适用于低功耗手持产品的空间,在你想要密集的带宽之间的记忆芯片堆叠的逻辑。

SE:一段时间以来,该行业一直在谈论所谓post-CMOS时代,可能超出3海里。桌子上有许多未来的技术,如碳纳米管,石墨烯,TFETs、自旋电子学等。任何想法吗?

波尔:我们的研究小组筛选其中的一些选项。这不仅有助于英特尔,但它将帮助大学研究小组确定更有前途的选择,我们应该共同投资。它可能会改变随着越来越多的研究人员参与,但此时的结论是,自旋电子学在未来可能有一个更好的机会。