新材料为新设备打开大门

将二维材料集成到传统半导体制造工艺中，可能是芯片工业历史上最根本的变化之一。

虽然在半导体制造中引入任何新材料都会带来痛苦和痛苦，但过渡金属二卤属化合物(tmd)支持各种新的器件概念，包括BEOL晶体管和单晶体管逻辑门。新的后门和分闸晶体管已经显示出2D设计的前景。

tmd像MoS的优势₂和WS₂因为晶体管通道已经被理解有一段时间了。随着器件的收缩，通道厚度也需要缩小，以尽量减少短通道的影响。然而，在硅中，非常薄的层受到载流子迁移率降低的影响。陷阱和其他界面缺陷的影响压倒了体性质。

相比之下，二维材料没有面外悬空键，减少或消除了界面效应。虽然业界普遍认为3nm是硅通道的实际厚度极限，但这是一种单层的MoS₂厚度小于1nm。

直到最近，接触阻力一直是TMD采用的最大障碍。然而，在过去一年左右的时间里，锑和铋等半金属已经成为潜在的解决方案。半金属往往不会在半导体带隙中产生电子态，因为它们本身没有带隙，而且它们在费米能级的态密度很低。

不过，将tmd与现有半导体制造基础设施集成仍然具有挑战性。涉及的许多材料——钼、硫、锑和铋等等——对该行业来说都是新的，对现有的工艺可能有害。

制备TMD单分子膜
最好的TMD单层是通过大块材料的剥离或蓝宝石上的分子束外延制成的，这两种方法都需要随后转移到传统晶圆上。虽然这是一个更有利于制造的过程，金属有机化学气相沉积需要非常高的沉积温度，并可以将碳副产品纳入沉积膜。

在最近的VLSI技术研讨会上，英特尔元器件研究工程师Kirby Maxey和他的同事指出，TMD晶体管实际上有两种不同的用例。一种是前端生产线，使用tmd取代高性能finfet或硅纳米片晶体管。这种应用依赖于高质量的单晶单层，此时要求沉积温度在1000°C附近。英特尔团队表明，金属有机前驱体物种的热解会导致碳沉积和TMD，但替代前驱体和优化的工艺条件可以改善薄膜质量。

第二个潜在的用例将tmd放置在第二个(或第三个)活动层中，与中间的金属层和接触层垂直堆叠。一旦金属层在晶圆上，沉积温度就会受到很大限制。但这些后端晶体管可能更大，能够使用更厚的多晶体通道。成功的沉积过程需要与沉积发生时晶圆上的任何材料兼容。

高比例FEOL器件寻求最小化通道厚度，只有单一的单层TMD材料。在第二层开始生长之前，第一个成核位点应该合并成一个连续的薄膜。在今年的材料研究学会春季会议上，亚琛工业大学的研究人员唐松耀和同事们分析了WS的生长和合并₂单层膜。随着初始成核岛变大，他们发现中心到边缘的距离超过了吸附原子的迁移距离。当附原子不能到达晶体的边缘时，就形成了双分子层。通常，过早的双分子层可以覆盖薄膜总表面积的30%。

亚琛工业大学的研究小组确定了几种减少双分子层形成的方法。如果每个单独的晶体都更小，那么附原子就不需要移动那么远就能到达边缘。因此，一个可能的解决方案是减少晶粒尺寸，同时增加成核位点的数量。英特尔团队将这一想法更进一步，使用过渡金属氧化物模式作为与硫原前体反应的模板。通过模板，工艺工程师可以控制相对于预期电路模式的TMD颗粒的位置和方向。

较高的沉积温度通过增加附原子在被结合到生长薄膜之前的迁移距离来减少双分子层的形成。不过，TMD的沉积温度已经相当高了，制造商希望降低温度。最后，降低生长速度使每个吸附原子在被后续生长掩埋之前有更多的时间找到一个能量上有利的位置。

新的设备设计带来了新的逻辑概念
随着拟议的器件设计走向制造，工艺工程师必须确定是否存在合理的集成方案。例如，许多提议的设计依赖于后门，要么应用一般的后偏置，要么形成单独控制的局部门。虽然这种设计相对容易通过层转移技术制造，但直接在已有的栅极电介质上生长高质量的TMD材料就不那么简单了。

图1:有一个厚的，均匀的EOT，可以强烈地积累，全后门配置产生最高的离子(a);顶部栅极+光纤光栅具有不同的EOTs，并单独扫描;本地后门(c)和连接双门(d)提供EOT扩展的好处。来源:Imec

在12月的IEEE电子器件会议上，研究人员Quentin Smets和Imec的同事们提出了四种不同的设计——全后门设计、顶部门加全后门设计、局部后门设计、顶部门加局部后门“连接双门”设计其中，连接双栅极设计提供了最好的通道控制，但结果不太一致。局部的后门处理造成了河道地形。在最短的栅极长度，顶部栅极电极和电介质之间存在间隙，可能是由于不完全蚀刻造成的。这些结果不太理想，增加了可变性，并为流程改进提供了机会，但CDG设计仍然始终提供更好的性能。

在硅gate-all-around设计，整个门是一个电气单元。只有一个偏置旋钮。对于双独立门，有两个。一个有两个输入信号和只有一个输出信号的器件可以定义一个单晶体管逻辑门。传统的栅极至少需要两个晶体管。相比之下，单晶体管栅极以更小的电路占地面积提供相同的功能。基于独立控制的上下门的单晶体管栅极最初是由台积电(TSMC)的Chung Yun-Yan及其同事于2020年提出的。[2]最近，Minjong Lee和他在韩国仁荷大学的同事们展示了带有分体顶部门的设备。[3]在他们的AND-FET晶体管/栅极中，栅极的两半垂直于沟道。只有两半栅极都“开”时，晶体管才“开”。 Alternatively, in the OR-FET transistor/gate, the halves of the gate are parallel to the channel. The transistor is “on” if either half of the gate is “on.”

纵向和纬向裂栅模型

图2:and - fet (a, b, c)和OR-FET (d, e, f)的图像、电路图和3D原理图俯视图。来源:知识共享

结论
现在说基于过渡金属二卤属化合物通道的单晶体管门是数字逻辑的未来，或者晶体管最终会进入BEOL堆栈还为时过早。但随着硅时代的终结——这一次可能是真的——这些材料提供了一种后硅时代未来的观点。

参考文献
[1] Q. Smets等人，“在300mm FAB中制造的双门控WS2 fet到5nm以下物理门长”，2021年IEEE国际电子器件会议(IEDM)， 2021年，pp. 34.2.1-34.2.4, doi: 10.1109/IEDM19574.2021.9720517。https://ieeexplore.ieee.org/document/9720517
[2] y . -y。Chung等人，“单三栅极单层MoS2 n-FET中的可切换NAND和NOR逻辑计算”，2020年IEEE国际电子器件会议(IEDM)， 2020年，第40.3.1-40.3.4页，doi: 10.1109 / IEDM13553.2020.9372072．
[3]李敏，朴志勇，黄志强等。用于NAND和NOR逻辑电路应用的纵向和纬度裂门场效应晶体管。npj 2D Mater Appl 6,45(2022)。https://doi.org/10.1038/s41699-022-00320-w