7/5nm新设计方法

竞相制造具有多种不同处理元素和内存的芯片，这使得设计、验证和测试这些设备变得更加困难，特别是当人工智能并涉及到领先的制造工艺。

有两个基本问题。首先，由于邻近效应，这些设计中的所有组件都有更严格的公差。其次，由于公差更小，需要更好的表征数据。然而，这些芯片或其组成部分的行为并不总是精确的。对于人工智能芯片以及包含人工智能的芯片来说尤其如此，在这些芯片中，可预测性和可测量性是相对的。两个设备可能一开始是相同的，但随着时间的推移，由于不同的用例或环境条件而产生分歧。

“有了人工智能，它不仅仅是硅，它也是软件，”公司首席执行官Raik Brinkmann说OneSpin解决方案．“你可以测量训练集中发生了什么，但你对网络如何从中插值的可见性有限。因此，两个芯片可能仍然以类似的方式运行，但它们可能没有相同的精度。这里最大的问题是它是否足够准确。”

有些问题是新出现的，有些则不是。但是它们在高级节点上是累积的，这是大多数这些设计正在开发的地方，越来越多地推动设计团队在系统级别上解决方案，而不是使用传统的分治方法。因此，虽然动态功率密度、静态泄漏和热问题在16/14纳米工艺下已经很好理解，但在7纳米及以下工艺下，所有这些问题的公差都要严格得多。更薄的绝缘层和电线使得数字电路和模拟电路一样容易受到噪声的影响。例如，在较大的节点上，数字设计师基本上忽略了电磁干扰，但在7nm工艺上，电磁干扰已成为挑战。对于其他各种类型的噪声，包括功率、热量和振动，也是如此。

从历史上看，解决这类问题最有效、最具成本效益的解决方案是在芯片中添加裕度保护带防止任何可能出现的问题。但是，由于在高级节点设计中包含了更多的异类元素，保护频带的能力就更加有限了。首先，利润增加了成本，降低了性能，增加了在更长的、更细的电线上驱动信号所需的功率。另一方面，有太多的组件来保护所有的东西。过去适用于单个处理元件的技术在7nm或5nm制造工艺中不再适用于多个处理器和数十或数百个IP块。

公司首席执行官Max Odendahl表示:“我们正朝着跨不同平台的多应用场景迈进Silexica．“你需要做的是收集更多的数据。现在你有了子对象分析。您需要了解区域是如何被访问的。例如，这将对如何将数据流传输到DSP或GPU产生巨大的影响。您可能会看到计算中存在瓶颈，但可能看不到原因。所以有高层次的东西，你同步太多或者你向另一个系统发送了太多的数据，而不是你是否完成了你的任务而发送了太少的数据。还有不同的层次，您需要找出瓶颈在哪里。如果它不在关键路径中，您可能不会关心它是否是一个优化循环。但要找到答案，你需要系统视角。”

7/5nm的不同方法
正如整个供应链所发现的那样，所有这些问题都因较小的功能尺寸而加剧。5nm的测试芯片已经在开发中，3nm的研究也在进行中。目前的共识是，在3nm工艺中，需要某种形式的栅极全能晶体管来取代finfet，无论是纳米片还是水平纳米线。所有这些发展都将增加他们自己的一套技术问题，从变化到静电到电子迁移，以及一些应对变化的公司结构。

“无论在5纳米及更远的技术上发生什么，都是不同的。节奏．“所有这些芯片在设计上都有变化，但如果你制造更大的芯片，你就必须开始处理过去的三阶效应。对于更小的几何图形，你也需要处理finFETs．好消息是结构更有规律。它不像平面晶体管那样具有相同的自由度，所以在旧的轨道上没有那么多的变化。但这并没有让事情变得更容易，因为它们相互影响更大。由于栅极的尺寸、晶体管的紧密度和路由拥塞，还会有新的变化来源。”

从历史上看，变化一直是晶圆代工厂的一个问题，因为他们在芯片中增加了自己的利润。但是，随着利润率开始影响性能和功率，并且在处理这些问题方面变得越来越不有效，晶圆代工厂及其客户已经与设计团队和EDA供应商分享了这个问题，以找出解决方案。因此，现在整个设计链都被迫应对变化，从最初的架构到布局，一直到制造和测试的设计，他们被迫在整个设计过程中做出权衡。

“我们现在面对的预算越来越少，一切都必须收紧，”斯图特文特(John Sturtevant)说Mentor是西门子旗下的企业．“有了阻力和可追溯性，我们正在一点点地减少预算的一小部分，我们开始考虑失败的可能性。有了大量的模式，如果你看(光刻)剂量和焦点，即使忽略随机效应，你也需要看到分布的边缘。”

其结果是，从设计到制造，过去有不同的步骤，现在有重叠和模糊的界限。

“就在刚果民主共和国已经不够好了，”Cadence的刘易斯说。“你需要知道如何设置这条路线，并安排这条路线，你必须知道模型只是近似值。前端和后端不能再各自为营了。”

消除甚至软化竖井的好处之一是更大的创新和更低的变革阻力。因此，与其试图预先确定所有可能出错的事情，不如更强调在系统中增加弹性，以应对意外情况。这确实需要在某些地方增加电路，但总的利润将会下降，从整个系统的角度来看，净影响也会降低。

“如果你有很多很多的处理器，为什么不用这些处理器在芯片上和本地进行分析呢?的首席执行官鲁珀特•贝恩斯问道UltraSoC．“所以你将分析路由到子系统，而不是使用昂贵的I/O，你在内部使用处理器。这样做的好处是你可以现场表演。我们的客户正在布置他们的芯片，他们正在使用专门的处理器来完成这项任务。他们中的一些人这样做是为了安全和安保应用。分析人员希望使用数据来防止安全故障、潜在的黑客攻击和恶意软件，他们在芯片上实时动态地做这些工作，在车辆经过时观察交通模式。此外，他们可以非常迅速地采取行动，因为你没有发送任何芯片外的东西。”

AI测不准原理
这真正能产生影响的是汽车设计，7nm人工智能芯片正在为自动驾驶和半自动驾驶汽车开发。汽车原始设备制造商要求这些芯片可以使用18年，没有缺陷，但如何定义缺陷并不总是很清楚，更不用说防止缺陷进入市场了。

人工智能也带来了它自己的一系列问题，其中一些被很好地理解，而另一些则没有。从硬件设计的角度来看，存在许多问题。

“关于人工智能的有趣之处在于它总是处于开启状态，”微软营销副总裁迈克·詹法格纳(Mike Gianfagna)说eSilicon．如今，几乎每个设计都有一些AI内容，比如预测分析和资源利用。我们的目标是使这些设计更高效，在相同的足迹中获得更多。但如果你加上利润率，几年后它还能达到同样的规格吗?在本地级别，您仍然有一个SerDes和一个运行固件的处理器，但也有针对系统环境的自适应行为。它可能不仅仅是一个芯片。它可能是一个系统包。所以现在你看到的是一个芯片的性能，一个SerDes和下一个芯片，以及它们之间的任何东西，可能是HBM PHY和内存。”

人工智能为芯片设计增加了全新的混乱和不确定性，这需要在系统的上下文中来看待，而不是单个的处理元素甚至子系统。这使得传统的警戒带方法远远没有那么有效，原因如下:

• 算法一直处于不断变化的状态，这使得算法很难得到完美的优化。
• 虽然更多的处理元素可以加速训练和推理，但这些处理器需要保持忙碌以提高效率，因为它们总是处于打开状态。但无论何时有工作要做，能够最大化逻辑电路是至关重要的。增加裕度会降低处理能力。
• 结果会随着时间的推移而变化，因为人工智能系统背后的整个思想是它们适应不同的用例和环境。

“其中一个大问题是如何将这些知识转移到芯片组上，”at的物联网战略营销经理Ron Lowman说Synopsys对此．“因此，开发算法是有一个过程的。但你必须弄清楚如何将其转移到芯片组，无论是用于训练还是推理。这为这些算法的应用增加了一些新的挑战，同时也增加了芯片上的功率和内存。我们看到的是，探索在人工智能架构中更为重要。”

问题是，当最终结果并不总是那么明确时，如何在设计中最好地实现这一点。

OneSpin的Brinkmann说:“核实变得更加统计化，你不能给出任何保证。”“所以你把你能保证的边界推向了系统级。如果您使用的过程不能给您正确的结果，那么就没有机会确定问题。但这些平台的关联度很高，所以在系统层面，你可以更好地关注哪里出了问题。”

这代表了看待验证问题的一种完全不同的方式，它指出了在高级设计中更有选择性地使用裕度。

结论
在7/5nm工艺和系统中，包括AI或本身就是AI芯片的系统正在出现多种趋势，它们为设计上的一些显著变化指明了方向。一个是工程团队需要比过去获得和理解更多的数据。

Silexica的Odendahl说:“这就像是在使用谷歌Earth。”“如果你看到一个热点，但不知道发生了什么，这是不够的。您需要将其与原始源代码联系起来。所以我们可以运行相同的模型两次，将其与两次不同的迭代进行比较，但一次运行用时为2毫秒，另一次运行用时为25毫秒。那你就得找出问题出在哪里。因此，我们需要进行静态分析、动态分析和语义分析，以真正了解根本原因是什么，它从哪里来，以及它如何影响系统。”

工程师还需要将这些高度细粒度的数据应用到系统级别，这可能涉及一个芯片或一个包或多个包中的芯片组合。最后，他们需要认识到，并不是设计中的所有东西都可以预先预测或在最初的硅中验证，特别是在开发系统以适应环境的时候。

虽然这些问题中有许多已经单独被很好地理解了，但开发既能理解块或电路级发生了什么，又能将其应用于系统级的解决方案代表了芯片设计的重大转变。对于EDA公司来说，他们一直在系统层面上关注着巨大的机会，他们即将得到更近距离的观察。

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