更多光刻选择?

光刻机在10nm及更远的工艺上面临着一些艰难的决定。在这些节点上，IC制造商仍在权衡各种模式选择。更困难的是，平版印刷商可能很快就会有一些新的、可能具有破坏性的选择。

一方面，传统的下一代光刻(NGL)技术终于取得了一些显著的进展。例如，ASML的极紫外线电源(EUV）光刻技术最近达到了一个新的里程碑，发电90瓦，而一年前只有10瓦。在90瓦的水平上，EUV有可能从实验室进入试验线，但EUV仍面临许多挑战。

其他NGL候选者，如定向自组装(定向自组装)，多束电子束光刻而且Nanoimprint光刻美国也在大步前进。

但在可能改变地貌的情况下，英特尔正在提出一种新的7纳米和超选择性沉积模式选择。选择性沉积仍处于研发阶段，是一种新兴的沉积形式，有助于从头开始构建设备。理论上，可以使用工具选择性地在器件上沉积材料，即金属上的金属和介电上的介电。

选择性沉积可以与当前的光刻技术一起使用，以帮助绘制过孔和其他结构的图案。“(选择性沉积)是一种融合，”英特尔高级研究员兼高级光刻技术主管Yan Borodovsky说。“这是表面化学、前驱化学、薄膜、图案和光刻的融合。它也可能需要不同的蚀刻。”

该技术可以帮助解决光刻边缘放置误差(EPE)的挑战之一。EPE是测量布局中预期和打印特征之间的差异。在芯片缩放中，EPE控制变得更加困难。Borodovsky表示:“只要我们能控制边缘放置误差，规模将继续扩大，并将继续抵消晶圆成本。”“当我看到现有的方法时，有EUV或其他ngl。它们中的每一个都有可能帮助解决边缘放置问题。所以我们真的需要看看别的东西。从根本上说，选择性生长应该将边缘精确地放置在你想要的位置，而不管涉及哪种光刻技术。”

不过，问题是显而易见的。选择性沉积是可行的模式候选者吗?ngl是怎么回事?当然，在10nm及更远的地方会发生什么呢?

EUV vs. 193nm
就目前的情况来看，芯片制造商将把193nm的浸入式多模光刻工艺扩展到10nm。但在7纳米及以上的波长下，图像是浑浊的。在7纳米工艺上，英特尔计划采用193nm浸入式多模式制程。其他晶圆代工厂希望采用7纳米的EUV技术，但目前尚不清楚该技术是否能及时准备就绪。因此，芯片制造商也在为7nm设计一种浸入式/多模式的策略。

总而言之，EUV的插入点仍然是一个移动的目标。ASML已经在该领域推出了几种EUV工具。到2015年年中，阿斯ml计划推出新版本的EUV扫描仪，称为NXE:3350B。大约需要一年的时间才能公布结果。

EUV在经过多年的延迟后正在取得进展，但电源仍然存在问题。今天，EUV电源可以产生90瓦的功率。但据光刻专家Chris Mack称，目前ASML的EUV工具的可用性仅为55%，因此每小时的吞吐量约为40片晶圆。

ASML和Gigaphoton正在分别开发未来可能达到250瓦的EUV电源。在250瓦的功率下，EUV可用于大批量生产。

但是250瓦可能还不够。例如，GlobalFoundries在模拟环境中比较了EUV和竞争对手193nm浸入式三模制程。我们的目标是了解需要多少EUV功率才能达到或超过三重模式的吞吐量。在实验中，GlobalFoundries打印了22nm半间距触点。EUV抗蚀剂的灵敏度为30mJ/cm2。

该公司战略光刻技术高级研究员兼主管Harry Levinson表示:“为了使浸没式三重刻印技术具有成本效益，我们将需要350 - 400瓦的源功率。GlobalFoundries．“因此，EUV光源需要取得实质性进展，才能使EUV光刻技术在对抗三重模式方面具有成本效益。”

好的一面是，与光学相比，EUV可以简化图案制作过程。但芯片制造商可能需要在7纳米及以上具有多种图案的EUV，这可能会增加更多的成本。

不过，芯片制造商最终希望在7nm及以上的混合工艺中同时使用EUV和浸入式/多模式技术。“模式正在演变成两个部分。对于线/空间，193nm可能还会使用一段时间，”该公司蚀刻业务部门副总裁兼首席技术官Uday Mitra表示应用材料．“棘手的部分是切割。你是怎么切的?使用193nm技术，你不能同时进行三到四次切割。EUV可以做到这一点，至少可能适用于7nm节点，再加上一些技巧。”

总之，平版印刷面临着一些挑战。“显然，没有人会放弃EUV，”该公司首席营销官布莱恩•特拉法斯(Brian Trafas)表示KLA-Tencor，但多重模式将是一个关键的解决方案。显然，挑战在于增加了更多的流程步骤、成本和周期时间。当人们谈论四重模式时，你真的开始考虑成本问题了。如果我能在这些步骤上做EUV，那将会有很大的帮助。所以每个人都对EUV感兴趣，但这是一个时机问题。”

在模式流中还有其他挑战，即在过程控制中。“当我们分析错误来源时，有传统的litho(错误)，overlay错误和扫描仪CD错误。而在平版制程本身，也可能有不同的制程。然后，在晶圆厂还有其他错误来源，”Trafas说。

多束，压印和化学
同时，还有其他模式选项。例如，工业界正在将单束电子束用于直写光刻应用，主要用于面向壁龛的器件。直写不需要昂贵的掩模。但是单束电子束的吞吐量太慢，对于批量生产IC来说成本太高。

为了解决吞吐量问题，Mapper和Multibeam已经分别开发了使用多个波束的工具。但与EUV一样，多波束技术也存在延迟，由于面临诸多挑战，目前仍未投入生产。D2S董事长兼首席执行官藤村昭(Aki Fujimura)表示:“多波束的基本物理条件已经具备。”“电子束的强度是焦点的深度。电子束的缺点是需要时间(就吞吐量而言)。”

不过，还是有一些进展。去年，Mapper Lithography在CEA-Leti安装了世界上第一个预生产的多波束工具。Mapper的工具被称为Matrix 1.1。

现在，Mapper和CEA-Leti正在为生产做好准备。通过其系统，CEA-Leti正在研究光束产生和处理系统。Mapper正在用一台单独的机器开发空白模块。

到今年年底，落料机和其他组件将集成到CEA-Leti的Matrix 1.1工具中。总而言之，Matrix 1.1将提供32nm的半间距分辨率，10nm的覆盖层和0.5个晶圆/小时的中等吞吐量。

最初的目标是设计一个13000光束系统。现在，我们的目标是使1300个晶圆光束投入运行，从而实现每小时一片晶圆的吞吐量。“到今年年底，我们还不能每小时生产一片晶圆的原因是，晶束的数量还没有达到100%。可能在70%到90%之间，”CEA-Leti的图案项目经理劳伦特·佩恩说。

此外，Mapper似乎重新定位了Matrix 1.1。该工具不是在领先领域竞争，而是面向更成熟节点中的asic和相关应用。

另一项NGL技术nanoimprint也在取得进展，至少在NAND市场是这样。由于多种模式，NAND闪存供应商已经将平面NAND扩展到1xnm节点。一个NAND供应商，东芝已经将纳米压印光刻技术与193nm浸渍技术结合起来使用。SK海力士最近也加入了这一潮流。

东芝和SK海力士都在使用佳能纳米技术公司(CNT)的纳米压印工具，前身是分子印迹(MII)。2014年，佳能收购了纳米压印工具供应商MII的半导体部门。

纳米压印可实现10nm以下的分辨率。佳能执行副总裁兼首席技术官Toshiaki Ikoma表示:“低拥有成本也是nanoimprint的一大优势。

对纳米压印的影响是缺陷、覆盖层和吞吐量。为了解决这些问题，CNT推出了一个新的四站集群系统，使吞吐量达到每小时60片晶圆。它在混合匹配设置中有一个6nm覆盖层。

与纳米压印技术一样，DSA在内存市场可能会有更多的运气。DSA本身并不是NGL工具。它利用嵌段共聚物来降低最终打印结构的间距。

芯片制造商都在进行DSA的研发试验。DSA可以在7nm或5nm制备。EMD Performance materials的首席技术官拉尔夫·达梅尔(Ralph Dammel)说:“如果材料还没有实现，也正在实现。”

然而，DSA仍然面临着一些挑战，即缺陷和其他问题。达梅尔说:“让我们头疼的是，除了材料方面，DSA的配套技术或基础设施还没有完全开发出来。”“问题是我如何将DSA整合到设计中?那么DSA的计量学呢?这些问题还没有得到回答。”

那么DSA将何去何从?“这意味着DSA的第一个实现将是针对高度规则的模式，可能是在内存中。逻辑暂时不需要DSA，”他说。

与DSA一样，选择性沉积也可以被归类为一种补充技术。选择性沉积包括使用特殊化学和新型原子层沉积(ALD)和分子层沉积(MLD)工具。在实验室中，研究人员利用该技术沉积了自组装的单分子层和有机薄膜。

“有很多方法来考虑选择性沉积，”吉里什·迪克西特说，该公司工艺应用副总裁林的研究．“如今，当你将钴作为覆盖层沉积时，后端存在选择性沉积。金属在金属上的选择性沉积或电介质在电介质上的选择性沉积是另一种方法。如果你能做这样的沉积，你可能就可以进入一个不必以传统方式考虑边缘选择性的位置。”

不过，根据应用材料公司的米特拉的说法，现在说选择性沉积是否能解决图案问题还为时过早。他补充说:“目前更多的还是在寻径阶段。”

选择性沉积、DSA、EUV、纳米压印和浸泡都是5nm的候选方法。但现在预测5nm工艺的发展还为时过早。就此而言，目前还不清楚5nm节点是否会实现。