平衡测试成本

随着半导体器件变得越来越大、越来越复杂，半导体的成本也越来越高测验增加了。测试员是设计用于快速执行功能向量的大型资本设备，所使用的技术必须跟上对他们日益增长的要求。因此，测试成本并没有像其他高科技设备那样降低。在世纪之交，英特尔向测试时间宣战，因为他们的微处理器越来越复杂，测试时间增加了，而测试成本在20年内增加了25倍。这意味着每一代的测试成本将翻倍，并导致测试成本可能超过制造成本的预测。

到目前为止，测试都是按功能执行的。这意味着必须创建一系列向量来执行设计，以便检测到所有可能的制造故障。这些测试是手动创建的，并且使用故障模拟来对测试集的有效性进行分级。制造测试主要使用卡在模型-任何电线或设备输入都可以短接到电源或接地，并且期望测试程序能够检测到这些故障。随着时间的推移，生成这样的测试变得越来越困难，测试的长度增加了，增加了测试人员花费的时间。

与此同时，硅的成本一直在稳步下降。这使得在设计中增加复杂性是经济的，如果这有助于降低测试成本的话。这是背后的基本前提测试设计(DFT)，扫描测试内置自检和无数其他技术，提高了芯片的可观察性或可控性。这种逻辑的添加通常被称为结构测试。结构测试不仅显著地减少了花费在测试人员身上的时间，而且减少了花费在测试开发上的时间。

《半导体工程》与业内专家进行了交谈，以了解DFT解决方案的最先进技术，并展望即将出现的新测试挑战。

“在测试基础设施方面，人们总是采用最小的DFT功能集，”at的嵌入式测试修复高级产品营销经理Savita Banerjee解释说Synopsys对此．“扫描不再受到质疑，通常这意味着扫描所有东西。为内存这是相似的。”

测试，和许多其他测试一样芯片设计与验证函数，并不是一个万能的解决方案。每个公司和设备都必须平衡许多因素，包括测试仪的成本，DFT工具的成本和时间，芯片的实际成本，不良率和许多其他因素。

故障覆盖范围与可能进入现场的坏设备数量之间有直接关联。“人们过去满足于98%的故障覆盖率，”Kiran Vittal说，产品营销高级总监Atrenta．“在移动和消费领域，剩下的2%可能是非常多的部件。这些公司现在的目标是99.5%的故障覆盖率。生成针对额外1.5%的模式可以使ATPG模式的数量增加一倍。这种模式的爆炸导致更长的测试时间和成本。”

内存是一种采用内置自检(BIST)已经有一段时间了的组件，但根据惠普工程副总裁Hem Hingarh的说法突触的设计在美国，这个范围正在扩大。“BIST的采用正在从嵌入式内存发展到逻辑和混合信号块。对于标准的混合信号接口，如PCIe、USB 3.0、HDMI和其他SerDes接口，IP包含BIST逻辑，并使用IEEE 1500‘嵌入式核心测试标准’，用于运行模拟环回测试，也可以通过片上引信调整眼睛波形。”

在过去，逻辑BIST一直是一种小众功能，但由于系统内测试的需求，越来越多的人采用它。“当你需要在没有测试人员的领域进行测试时，这是很重要的，”at的产品营销总监史蒂夫·帕特拉斯(Steve Pateras)说导师图形．“这些主要是由汽车驱动的安全关键应用。ISO 26262推动了这一领域的要求，而LBIST是实现这一要求的一种方式。”

Pateras继续解释说，是设计的影响阻止了更多人采用LBIST。它需要一个非常干净的设计，这意味着没有未知状态，因为这会破坏操作。这意味着更严格的设计和测试规则，插入LBIST比扫描更复杂。帕特拉斯说:“对大多数人来说，成本效益比并不高，但这种情况正在改变。”

模拟是测试过程中一个特别棘手的部分。

Synopsys测试自动化产品高级产品营销经理Robert Ruiz表示:“要提高缺陷覆盖率和减少测试时间，模拟一直是一个极其困难的问题。“我们已经看到客户试图提供量化模拟测试程序有效性的方法，其中一个问题是没有针对模拟故障的行业标准。”

增加的复杂性是添加到芯片上的任何测试基础设施也必须进行测试。“客户确实需要这种逻辑测试，”Ruiz说，“当他们不能使用结构测试时，他们通常会用一些功能模式来补充。但我们的目标是尽量减少这种情况。”

新断层出现
新技术正在增加新的复杂性。“FinFet工艺技术需要新的故障模型，”Hingarh说。“随着新技术的出现，无论是新电路设计、新算法还是新IP模块，EDA工具都需要更新。”

但即使这样也不能完全解决问题。

维塔尔说:“多变性是导致失败的最大因素。“对于最新的节点，故障模型不再能很好地工作。卡滞已经不够好了，我们必须添加高速测试和细胞感知ATPG。这意味着我们不能只看大门。我们必须研究晶体管，而这会产生更多的故障。”

但并非所有人都同意。鲁伊斯说:“这种停滞不前的模式并没有崩溃。“这取决于他们想要牺牲多少测试时间、模具面积和生产力来换取更高质量的测试程序。finfet的最大区别在于，分析表明鳍是最可能出现缺陷的区域。许多缺陷导致了栅极的延迟。如果鳍的一部分没有完全建成，它将不能完全关闭或打开，净效果是延迟。这是通过从时序分析中获取松弛信息并使用该信息生成测试来解决的，以沿着最长路径找到这些类型的故障。这是一个智能引导的高速测试。”

Synopsys的Banerjee补充道:“无论何时出现新的进程节点，我们都会在内存设计和相关缺陷上投入大量资金。这是内部内存设计的优势。通过使用模拟，我们能够看到存在于内存中的200多个故障效应。我们不会针对每一个测试进行独特的测试，而是根据内存的物理外观和硅的主要故障类型来优化测试。”

除了新的技术节点外，还采用了新的和非常不同的封装，如模具堆叠。Pateras说:“分层测试非常适用于2.5和3D测试。“我们没有核心的层级，而是有设备、芯片和封装的层级。最大的问题是标准化，因为您需要了解核心之间的测试功能。这是由IEEE P1838 -三维堆叠集成电路测试访问体系结构标准解决的。”

节能DFT
许多芯片的复杂性意味着不可能同时为整个设备充电。设备内部消耗的动态功率，特别是在测试期间，当活动水平可能高于正常操作时，可能会导致IR下降或产生过多的热量，从而危及芯片。“大多数soc使用多个电源岛，”Hingarh说。“DFT必须具有功率域感知能力，并适当利用行业标准功率规范构建扫描链，例如(统一电源格式/ CPF)。”

Vittal对此表示赞同:“过去你可以同时测试整个芯片，但现在可以同时测试多个知识产权对于子系统，您可能无法同时测试所有的子系统。你必须关闭一些系统并测试那些有电的。这可能会导致总测试时间显著增加。”

Ruiz说:“问题是如何安排对设计的各个核心进行测试。

新的测试方法
然而，这种增加的复杂性增加了进度压力。Hingarh说:“生成ATPG向量以满足故障目标所需的时间是一个巨大的进度挑战。”“有时候公司不得不做出妥协，生成定向测试。通过早期识别设计中可控性和可观察性较差的区域，RTL设计人员可以进行更改以提高效率，并生成最佳模式，不仅可以提高测试质量，还可以降低测试成本。”

一些新的测试方法也有助于控制成本。一个减少测试成本的尝试被称为多站点测试-在一个测试程序下同时测试多个模具。这给现有的DFT工具增加了新的压力。“我们的客户想要更少的测试针，”鲁伊斯说。“使用更少的引脚不仅仅是关于外形和包装，它是越来越多地采用多现场测试的结果。他们需要更高的压缩和更少的引脚。当你减少测试引脚的数量时，你就减少了带宽，所以你需要更多的压缩来处理这个问题。这意味着我们必须改进我们的压缩技术。”

还有一种愿望是在流的早期进行DFT权衡。Vittal说:“RTL的简单检查可以确保设计是完全可扫描的。“这意味着你不必等到完成合成和扫描插入之后才会发现问题。对于可扫描的设计，每个寄存器都必须有一个时钟，该时钟必须由芯片的主要输入控制，复位也必须由主要输入控制。测试时锁扣必须是透明的。否则它们会阻碍信号的传递。”

有些人想要更进一步。“一个问题是，我们如何在上游进行更多的测试?鲁伊斯问道。“综合如何能让测试更智能?”例如，如果我们正在讨论包装核心，一些块可能已经有注册的输入和输出，因此综合可以识别它们而不复制寄存器。它们可以重复使用，从而最大限度地减少模具影响。”

产量提高
发现不良器件只是制造试验的功能之一。另一个作用是作为定位和理解缺陷的反馈回路，从而提高良率。这需要尽快找到问题的根本原因，以便能够定位和解决布局或掩码问题中的系统性问题。这是一个日益严重的问题，由芯片的变异性及其对这些变化的敏感性增加引起。

华为微电子测试和工程部销售、营销和项目管理高级总监Taqi Mohiuddin说:“我们发现问题变得越来越难以描述和找到根本原因。埃文斯分析集团．“一些问题正在变成软故障，这给故障分析工具带来了压力，这样问题就可以被定位和描述。”

埃文斯分析集团提供

“对于单个模具故障，可能会对零件进行额外的测试，”Ruiz说。“良率分析采用许多不同的模具，并将缺陷的位置联系起来。大多数情况下，这可能会导致额外的模式被应用，但对于大量应用，最终结果可能是改变设计或制造设备来纠正缺陷。”

这些数据还可以用来确定哪些测试可以最小化。Mohiuddin说:“你可以使用这些数据来更聪明地进行测试。”“通过整理来自晶片厂、产量、生产测试以及现场数据的数据，我们可以找出风险最小的地方，然后缩减这些领域的测试，并增加风险较高的领域。”